[发明专利]半导体单元和半导体器件

说明书

技术领域

本发明涉及半导体单元和半导体器件，更具体地说，涉及具有埋入式位线的半导体单元和半导体器件。

背景技术

随着半导体器件集成度的提高，晶体管的沟道长度逐渐减小。然而，晶体管的沟道长度的减小会导致短沟道效应，例如漏极引发势垒降低(DIBL)、热载流子效应和击穿。为了解决这个问题，已经提出了多种方法，例如减小接面(junction，又称为结)区域的深度的方法、或者通过在晶体管的沟道区中形成凹陷部来相对地增大沟道长度的方法。

然而，随着例如动态随机存取存储器(DRAM)等半导体存储器件的集成度的提高，需要制造尺寸更小的晶体管。在现有的平面型晶体管结构中，栅电极形成在半导体基板上，并且接面区域形成在栅电极的两侧，因此，即使当调整沟道长度时，仍难以采用上述结构满足希望器件尺寸。为了解决这个问题，提出了一种竖直沟道晶体管结构。

近年来，存在如下的问题：由于在形成竖直沟道晶体管结构时器件尺寸减小而使埋入式位线与位线接面区域发生干涉，因此使位线之间的耦合电容增大。因此，当预定埋入式位线被启动时，与该预定位线相邻的另一埋入式位线也可能被启动，从而导致如下的问题：由于存储在单元(cell，又称为晶胞)中的数据在读出放大器中被放大时所产生的噪声而导致不能适当地读取数据。

发明内容

根据示例性实施例的一个方面，一种半导体器件包括多条埋入式位线和多个位线接面区域，各个位线接面区域均呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。

所述埋入式位线可以具有直线的形状，并且所述埋入式位线可以包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层、钴层和它们的组合。

所述半导体器件还可以包括一侧触点(OSC)，所述一侧触点设置在所述埋入式位线的一侧，并且所述位线接面区域可以经由所述一侧触点而与所述埋入式位线相连。

相对应的位线接面区域可以设置成与在位线延伸方向上与所述位线接面区域相邻的位线接面区域隔开。所述半导体器件还可以包括设置在所述埋入式位线上的覆盖层。所述覆盖层可以包括氮化物层。

根据示例性实施例的另一个方面，一种半导体单元包括：晶体管，其包括栅极和栅极接面区域；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域均呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。

所述半导体单元还可以包括与所述栅极接面区域相连的存储单元。所述存储单元可以包括电容器。

所述栅极可以是竖直栅极。所述埋入式位线可以包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层、钴层和它们的组合。

所述半导体单元还可以包括设置在所述埋入式位线的一侧的一侧触点，并且所述位线接面区域可以经由所述一侧触点而与所述埋入式位线相连。

相对应的位线接面区域可以设置成与在位线延伸方向上与所述位线接面区域相邻的位线接面区域隔开。

根据示例性实施例的另一个方面，一种半导体器件包括核心电路区域和半导体单元阵列。所述半导体单元阵列包括：晶体管，其包括栅极和栅极接面区域；电容器，其与所述栅极接面区域相连；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。

所述核心电路区域可以包括：行译码器，其选择所述半导体单元阵列的一条字线；列译码器，其选择所述半导体单元阵列的一条位线；以及读出放大器，其读出存储在所述行译码器和所述列译码器所选择的半导体单元中的数据。

根据示例性实施例的另一个方面，一种半导体组件包括半导体器件和外部输入输出(I/O)线路。所述半导体器件包括半导体单元阵列、行译码器、列译码器和读出放大器。所述半导体单元阵列包括：晶体管，其包括栅极和栅极接面区域；电容器，其与所述栅极接面区域相连；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。

所述半导体器件还可以包括数据输入缓冲器、指令地址输入缓冲器和电阻单元。所述半导体组件还可以包括外部指令地址总线和电阻单元，所述外部指令地址总线向所述指令地址输入缓冲器发送指令/地址信号。所述外部输入输出线路可以与所述半导体器件电连接。