[发明专利]高精度时间间隔测量装置

权利要求书

1.一种高精度时间间隔测量装置，其特征在于：包括有：信号调理模块、FPGA模块、单片机模块、显示模块、高精度晶振和电源模块，通过区截装置产生的信号接信号调理模块，信号调理模块的输出接FPGA模块的输入端，高精度晶振的时钟信号接FPGA模块的专用时钟输入端，FPGA模块的输出端接单片机模块，单片机模块将数据处理和计算结果通过显示电路模块显示结果；所述FPGA模块内设有信号捕捉单元、计数器组单元、锁相环单元，FPGA模块2对经信号调理模块整形后的方波脉冲信号进行捕捉并整合后送入计数器组单元，外部高精度晶振1在FPGA模块2内部倍频单元锁相环的作用下进行倍频、去抖动，得到一高频时钟，送入锁相环单元中，在锁相环单元中移相控制产生N路频率相同具有固定相位差的多路时钟信号，作为计数器组的基准时钟分别驱动计数器在时间间隔信号T内于各自时钟周期内进行脉冲计数，或者说整形后的时间间隔信号T分别与N路频率相同具有固定相位差的多路时钟信号进行比对，得到的结果即计数值通过FPGA模块2传送给单片机模块3，在单片机模块3内进行数据处理，得到的计算结果送给显示电路模块4，实现时间间隔测量值实时显示。

2.根据权利要求1所述的高精度时间间隔测量装置，其特征在于：外部高精度晶振1采用50MHz高精度晶振；FPGA模块选用CycloneIII系列的EP3C16QFPGA；单片机采用MSP430F149；显示电路模块采用MAX7219串行接口8位LED显示驱动器。

3.根据权利要求2所述的高精度时间间隔测量装置，其特征在于：利用FPGA设计工具QuartusII中的Mega Wizard订制锁相环PLL，将外部50MHz时钟通过FPGA专用引脚接到PLL0的inclk0端，PLL0将其倍频至250MHz后作为基准时钟输出3路给PLL1、PLL2和PLL3；PLL1～PLL3通过FPGA内部全局时钟线并联，每个PLL的inclk0输入端分别和PLL0的c0～c2相连；3个PLL控制信号完全一样，但每个PLL中5个输出时钟相位设置不同，依次递增22.5°，再加上PLL0的一路337.5°相移时钟，构成16路移相信号。