[发明专利]栅控二极管半导体存储器器件的制备方法

说明书

技术领域

本发明属于半导体存储器器件制造技术领域，具体涉及一种半导体存储器器件的制备方法，特别涉及一种栅控二极管半导体存储器器件的制备方法。

背景技术

现在主流的浮栅晶体管的结构如图1所示，包括在衬底101内形成的漏极102和源极103以及在衬底101之上形成的多晶硅栅极105、107，其中多晶硅栅极107与电气连接，称为控制栅，多晶硅栅极105是浮空的，称之为“浮栅”。浮栅105通过绝缘介质层104与衬底101隔离，并通过绝缘介质层106与控制栅107隔离。浮栅技术最早的应用领域是在EPROM、EEPROM中。

浮栅晶体管的工作原理是利用浮栅上是否储存有电荷或储存电荷的多少来改变晶体管的阈值电压，从而改变晶体管的外部特性，目前已经成为非易失性半导体存储器的基础器件结构。目前，随着集成电路技术的不断发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高，MOSFET的源、漏极之间的漏电流，随着沟道长度的缩小而迅速上升，这使得电子在浮栅上的保持特性受到严重影响，伴随反复地擦写，通道绝缘膜会发生损伤，这一损伤部分可能会使浮栅内的电子出现泄漏的现象。而且，传统MOSFET的最小亚阈值摆幅(SS)被限制在60mv/dec，这限制了晶体管的开关速度。

发明内容

有鉴于此，本发明的目的在于提出一种能够减小浮栅存储器器件漏电流以及SS值，从而可以提升浮栅存储器器件的性能的半导体存储器器件的制备方法。

本发明提出的存储器器件利用了正反馈的自增益原理。即，当一个平面半导体器件掺杂依次为p-n-p-n掺杂类型时，可以产生两对相互依赖的三极管：p-n-p 及 n-p-n，通常这两个可以相互放大，而迅速使器件的电流增大，严重时导致器件击穿。为了将这种现象合理地应用到薄膜半导体中，本发明提出了一种基于ZnO半导体材料的栅控二极管半导体存储器。当浮栅电压较高时，浮栅下面的沟道是n型，器件就是简单的栅控pn结结构。通过背栅控制ZnO薄膜的有效n型浓度，再通过浮栅实现将n型ZnO反型为p型，又用NiO作为p型半导体，这样就形成了n-p-n-p的掺杂结构。而浮栅内的电荷多少又决定了这个器件的阈值电压，从而实现了存储器的功能。

本发明提出的栅控二极管半导体存储器器件的制备方法，具体步骤包括：

提供一个重掺杂的n型硅衬底；

在所述n型硅衬底之上形成第一种绝缘薄膜；

在所述第一种绝缘薄膜之上形成一层ZnO层；

刻蚀所述ZnO层形成有源区；

在所述ZnO介质层之上形成第二种绝缘薄膜；

刻蚀所述第二种绝缘薄膜形成窗口，该窗口位于ZnO有源区的一端；

在所述第二种绝缘薄膜上旋涂一层具有第一种掺杂类型的旋涂介质，该旋涂介质与所述第二种绝缘薄膜的窗口处与ZnO接触；

利用高温扩散工艺在所述ZnO介质层内的所述第二种绝缘薄膜的窗口处形成具有第一种掺杂类型的掺杂区，即源区，其它部位的ZnO因有第二种绝缘薄膜阻挡而未被掺杂；

剥除剩余的具有第一种掺杂类型的旋涂介质；

通过光刻定义出图形，刻蚀所述第二种绝缘薄膜定义出漏区、沟道区的位置，其中漏区在ZnO有源区上与源区相反的一侧，沟道区在源区和漏区之间； 

淀积形成第三种绝缘薄膜；

淀积第一层导电材料作为浮栅导电材料，通过光刻及刻蚀，定义出浮栅导电材料的浮栅区图形，所述浮栅区图形为方块状，介于ZnO有源区之上的源区和ZnO另一端边缘的漏区之间，所述浮栅区与源区不直接相邻，其间距为10纳米至100微米，所述浮栅区与ZnO的边缘距离为10纳米至100微米；

覆盖所述浮栅及有源区的暴露部位形成第四种绝缘薄膜；

刻蚀掉源区和漏区之上的所述第四种绝缘薄膜定义出漏极接触孔、源极接触孔的位置；

淀积形成第二种导电薄膜并刻蚀所述第二种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到浮栅区的一侧的源区上，漏区电极通过漏区接触孔接触到浮栅区的另一侧的ZnO漏区上，栅极电极覆盖在所述浮栅区之上的未被刻蚀的第四种绝缘薄膜之上。

进一步地，所述的栅控二极管半导体存储器器件的制造方法，其特征在于，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。