[发明专利]具有双层纠错能力的BCH编码器和解码器

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种具有双层纠错能力的BCH编码器和解码器。

背景技术

目前应用于固态硬盘的纠错技术主要是BCH，编码过程通过除法电路求余实现。译码过程分为三部分，首先是求余，然后是伴随式的计算，硬件上使用线性反馈移位寄存器以及有限域乘法器实现，然后是关键方程求解，最后是钱搜索过程。对于BCH的编码和解码，其纠错是一个必不可少的重要过程。随着flash工艺的发展，人们对ECC纠错能力的要求也越来越高，希望将BCH的纠错能力提高，但BCH纠错个数的提高带来的是码率的降低，并且当纠错个数达到一定值之后再增加纠错个数，将对输出误码率影响不大；另一个是改变纠错码种类，但这样的代价是需要花费大量的时间和人力去重新寻找纠错码以及进行一定的评估测试。

综上可知，现有的BCH编码和解码的纠错技术，在实际使用上显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种具有双层纠错能力的BCH编码器和解码器，其可以大大提高BCH码的纠错性能。

为了实现上述目的，本发明提供一种具有双层纠错能力的BCH编码器，包括一编码输入端，用于码字的输入，所述码字由第一码字和第二码字组成，所述编码器还包括：

弱纠错编码单元，包括用于实现弱纠错编码的第一求余电路，以及第一缓存器，所述第一求余电路输出第一码字和第二码字的校验位；

强纠错编码单元，包括用于实现强纠错编码的第二求余电路，该第二求余电路的输入为所述第一码字和第二码字的异或运算结果，其输出为该异或运算结果的强校验位；以及

一除法电路。

根据本发明的BCH编码器，所述编码输入端连接一第二缓存器，所述第二缓存器的输出端可输出所述第一码字。

根据本发明的BCH编码器，所述强纠错编码单元还包括：

第一异或门，其两个输入端分别连接所述第二缓存器的输出端以及编码输入端，分别用于接收所述第一码字和第二码字，所述第一异或门将所述第一码字和第二码字异或运算后将运算结果传送至所述第二求余电路进行运算；

第二异或门，其两个输入端分别连接所述第一缓存器的输出端以及第一求余电路的输出端，分别用于接收所述第一码字的校验位和第二码字的校验位并进行运算，所述第二异或门及第二求余电路将运算结果传送至所述除法电路。

根据本发明的BCH编码器，所述编码器还包括一复用器，所述第一缓存器、第二缓存器及除法电路的输出端均连接于所述复用器。

根据本发明的BCH编码器，所述编码器为二进制BCH编码器。

本发明还相应的提供一种具有双层纠错能力的BCH解码器，包括一解码输入端，用于输入带信息校验位的码字，所述码字包括第一码字和第二码字，所述解码器还包括：

弱纠错解码单元，包括用于弱纠错解码计算的第三求余电路，以及第三缓存器；

强纠错解码单元，包括用于强纠错解码计算的第四求余电路，以及一乘法电路；

错误信息计算单元，用于计算确定所述解码后的码字的错误位置信息；

纠错单元，用于根据所述错误位置信息进行纠错。

根据本发明的BCH解码器，所述解码输入端连接一第四缓存器，用于输出所述第一码字。

根据本发明的BCH解码器，所述强解码纠错单元还包括：

第三异或门，用于接收所述第一码字和第二码字的校验位，并进行异或运算后将运算结果传送至所述第四求余电路；

第四异或门，用于接收所述第一码字和第二码字，并进行异或运算后将运算结果传送至所述第四求余电路。

根据本发明的BCH解码器，所述错误信息计算单元包括：

伴随式计算子单元，用于计算获取伴随式；

关键方程求解子单元，用于根据所述伴随式确定关键方程，并进行求解；

钱搜索子单元，用于获取关键方程的根，并输出错误信息。

根据本发明的BCH解码器，所述解码器为二进制BCH解码器。

本发明通过在编码器中设置弱纠错编码单元和强纠错编码单元，使编码器具有双层纠错编码，通过弱纠错编码单元可以输出码字的弱校验位，通过强纠错编码单元可以输出码字的强校验位，对应的，本发明提供的解码器具有弱纠错解码单元和强纠错解码单元，分别对应进行弱纠错解码和强纠错解码。借此，本发明通过双层纠错结构，提高编码器和解码器的纠错性能。

附图说明

图1是本发明的BCH编码器的结构示意图；