[发明专利]用于存储器电路测试引擎的通用地址加扰器

说明书

本文描述了用于存储器电路测试引擎的通用地址加扰器。存储装置的一个实施例包括：存储器堆叠，其具有耦合的存储元件中的一个或多个；内置自测试电路，包括通用可编程地址加扰器用于存储元件的逻辑地址到物理地址的映射；以及一个或多个寄存器，用于为通用可编程地址加扰器保存编程值。

技术领域

本发明的实施例一般涉及电子装置领域，并且更具体而言涉及用于存储器电路测试引擎的通用地址加扰器（generic address scrambler）。

背景技术

为了给计算操作提供更密集的存储器，已经发展了涉及具有多个紧密耦合的存储元件的存储装置（其可以被称为3D堆叠存储器或者堆叠存储器）的概念。

3D堆叠存储器可以包括DRAM（动态随机存取存储器）存储元件的耦合层或封装，其可以被称为存储器堆叠。堆叠存储器可以被用来在单个装置或者封装中提供大量的计算机存储器，其中该装置或者封装可以还包括某些系统组件，例如存储器控制器和CPU（中央处理单元）。

由于存储装置的尺寸和复杂度增加，存在对此类装置的有效和高效率测试的增加需要，其中测试包括访问存储器的每个物理地址。

但是，堆叠存储装置内的存储器管芯可能在设计中变化，并且尤其是此类存储器可能在存储器的逻辑到物理寻址中变化，因此使得提供存储装置的完整测试的任务变复杂。

附图说明

本发明的实施例以示例方式而不是以限制方式在附图中示出，在附图中，相似参考标号是指类似要素。

图1示出堆叠存储装置的逻辑的一个实施例；

图2是存储装置的一个实施例中的DRAM的图示；

图3是用于堆叠存储装置的通用地址加扰器的一个实施例的图示；

图4是堆叠存储装置的一个实施例的图示；

图5示出提供存储器测试的3D堆叠存储器的一个实施例；

图6是示出包括堆叠存储装置的移动计算装置的一个实施例的框图；以及

图7示出包括堆叠存储器的计算系统的一个实施例。

具体实施方式

本发明的实施例一般指向用于电路测试引擎的通用地址加扰器。

如本文使用的：

“3D堆叠存储器”（其中3D指示三维）或者“堆叠存储器”意指包括多个耦合存储器层、存储器封装或者其它存储元件的计算机存储器。该存储器可以是垂直堆叠或者水平（例如并排）堆叠的，或者以其它方式包含耦合在一起的存储元件。尤其是，堆叠存储器DRAM装置或者系统可以包括具有多个DRAM层的存储装置。堆叠存储装置可以还包括在该装置中的系统元件，例如CPU（中央处理单元）、存储器控制器以及其它有关系统元件。系统层可以包括逻辑芯片或者片上系统（SoC）。堆叠存储装置可以包括硅通孔（TSV），用于在管芯层间提供互连。在一些实施例中，逻辑芯片可以是应用处理器或者图形处理单元（GPU）。

堆叠存储装置包括在封装中的存储元件和系统元件。例如，存储装置可以包括WideIO DRAM标准装置，其具有与逻辑芯片或者元件耦合的DRAM晶片的存储器堆叠，例如片上系统（SoC）、利用硅通孔（TSV）制造的相同封装中的晶片。TSV和WideIO DRAM（以及未来标准）的组合可以提供装置制造的面积节省、平台功率节省以及系统性能的增加。

但是，堆叠存储装置装配过程和TSV制造能够潜在地引入缺陷，并且因此要求严格的DRAM测试。BIST（内置自测试）电路测试引擎被用来测试存储器/阵列。为了有效地测试存储器，BIST引擎中编程的算法应该访问物理存储器地址，其中堆叠存储装置可以利用来自具有相异寻址的不同制造商的不同类型的存储器芯片。