[发明专利]CMOS纳米线结构

说明书

技术领域

本发明的实施例是纳米线(nanowire)半导体器件领域，并且特别是互补金属氧化物半导体(CMOS)纳米线结构。

背景技术

对于过去的数十年，集成电路中的特征的按比例制作(scaling)是不断增长的半导体工业后面的驱动力。按比例制作至越来越小的特征使得能够在半导体芯片的有限的占用面积(real estate)上实现功能单元的增大的密度。例如，缩小晶体管尺寸容许在芯片上并入增大数量的存储器件，适于以增大容量制造产品。然而，对不断增大的容量的驱动不是没有问题的。必需优化每一个器件的性能变得日益重要。

随着微电子器件尺度按比例制作越过15纳米(nm)的节点，保持迁移率提高和短沟道控制在器件制造中提供了挑战。用于制造器件的纳米线提供了提高的短沟道控制。例如，硅锗(Si_xGe_1-x)纳米线沟道结构(其中，x<0.5)在适用于利用较高电压操作的许多常规产品中的相当大的(respectable)Eg处提供了迁移率增高。此外，硅锗(Si_xGe_1-x)纳米线沟道(其中，x>0.5)在例如适合用于移动/手持领域中的低电压产品的较低Eg处提供了增高的迁移率。

许多不同的技术已经尝试提高晶体管的迁移率。然而，在对于半导体器件的电子和/或空穴迁移率提高的领域中仍然需要显著的提高。

发明内容

本发明的实施例包括互补金属氧化物半导体(CMOS)纳米线结构。

在实施例中，第一半导体器件包含设置于基底以上的第一纳米线。所述第一纳米线在所述基底以上的第一距离处具有中点，并且所述第一纳米线包含分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。第一栅电极叠层完全围绕所述第一纳米线的所述分离的沟道区。所述半导体结构还含第二半导体器件。所述第二半导体器件包含设置于所述基底以上的第二纳米线。所述第二纳米线在所述基底以上的第二距离处具有中点，并且所述第二纳米线包括分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。所述第一距离不同于所述第二距离。第二栅电极叠层完全围绕所述第二纳米线的所述分离的沟道区。

在另一实施例中，一种半导体结构包含第一半导体器件。所述第一半导体器件包含设置于基底以上的第一纳米线。所述第一纳米线具有分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。所述分离的沟道区由半导体主干材料构成。第一栅电极叠层完全围绕所述第一纳米线的所述分离的沟道区。所述半导体结构还包含第二半导体器件。所述第二半导体器件包含设置于所述基底以上的第二纳米线。所述第二纳米线具有分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。所述分离的沟道区由所述半导体主干材料以及未包含于所述第一半导体器件的所述沟道区中的围绕包覆材料层。第二栅电极叠层完全围绕所述第二纳米线的所述分离的沟道区。

在另一实施例中，一种制造CMOS纳米线半导体结构的方法，所述方法包含于基底以上形成第一有源层，所述第一有源层具有第一晶格常数。在所述第一有源层上形成第二有源层，所述第二有源层具有大于所述第一晶格常数的第二晶格常数。从所述第一有源层形成第一纳米线。所述第一纳米线包含分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。从所述第二有源层形成第二纳米线。所述第二纳米线包含分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区。形成第一栅电极叠层，所述第一栅电极叠层完全围绕所述第一纳米线的所述分离的沟道区。形成第二栅电极叠层，所述第二栅电极叠层完全围绕所述第二纳米线的所述分离的沟道区。

附图说明

图1A示例了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图；

图1B示例了根据本发明的实施例的图1A的基于纳米线的半导体结构的沿a-a’轴取得的横截面沟道视图；

图1C示例了根据本发明的实施例的图1A的基于纳米线的半导体结构的沿b-b’轴取得的横截面间隔物视图；

图2示例了根据本发明的实施例的CMOS基于纳米线的半导体结构的横截面视图；

图3A-3F示例了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的各种操作的三维横截面视图；

图4示例了根据本发明的实施例的另一CMOS基于纳米线的半导体结构的三维横截面视图；

图5A和5B示例了根据本发明的另一实施例的表示制造另一CMOS纳米线半导体结构的方法中的各种操作的横截面视图；