[发明专利]CMOS纳米线结构

权利要求书

1.一种半导体结构，包括：

第一半导体器件，包括：

设置于基底以上的第一纳米线，所述第一纳米线在所述基底上方的第一距离处具有中点，并且所述第一纳米线包括分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区；以及

第一栅电极叠层，完全围绕所述第一纳米线的所述分离的沟道区；以及

第二半导体器件，包括：

设置于所述基底以上的第二纳米线，所述第二纳米线在所述基底上方的第二距离处具有中点，并且所述第二纳米线包括分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区，所述第一距离不同于所述第二距离；以及

第二栅电极叠层，完全围绕所述第二纳米线的所述分离的沟道区。

2.如权利要求1所述的半导体结构，其中，所述第一纳米线本质上包含选自于由硅、应变硅、硅锗(Si_xGe_y，其中0<x<100，且0<y<100)、碳化硅、掺杂碳的硅锗和III-V族化合物构成的组中的材料，并且所述第二纳米线本质上包含不同的选自于由硅、应变硅、硅锗(Si_xGe_y，其中0<x<100，且0<y<100)、掺杂碳的硅锗和III-V族化合物构成的组中的材料。

3.如权利要求2所述的半导体结构，其中，所述第一半导体器件是NMOS器件，并且所述第二半导体器件是PMOS器件。

4.如权利要求1所述的半导体结构，其中，所述第一纳米线和所述第二纳米线设置于体晶体基底以上，所述体晶体基底具有设置于其上的介入电介质层。

5.如权利要求1所述的半导体结构，其中，所述第一纳米线和所述第二纳米线设置于体晶体基底以上，所述体晶体基底不具有设置于其上的介入电介质层。

6.如权利要求1所述的半导体结构，其中，所述第一纳米线和所述第二纳米线中的每一个纳米线的所述源区和所述漏区是分离的，所述第一半导体器件还包括完全围绕所述第一纳米线的分离的所述源区和所述漏区的第一对接触部，并且所述第二半导体器件还包括完全围绕所述第二纳米线的分离的所述源区和所述漏区的第二对接触部。

7.如权利要求6所述的半导体结构，还包括：

第一对间隔物，设置于所述第一栅电极叠层与所述第一对接触部之间；以及

第二对间隔物，设置于所述第二栅电极叠层与所述第二对接触部之间。

8.如权利要求7所述的半导体结构，其中，所述第一纳米线和所述第二纳米线中的每一个纳米线的部分是非分离的。

9.如权利要求1所述的半导体结构，其中，所述第一半导体器件还包括与所述第一纳米线竖直层叠的一个或更多附加纳米线，所述第一纳米线是所述第一半导体器件的最底部纳米线，并且所述第二半导体器件还包括与所述第二纳米线竖直层叠的一个或更多附加纳米线，所述第二纳米线是所述第二半导体器件的最底部纳米线。

10.一种半导体结构，包括：

第一半导体器件，包括：

设置于基底以上的第一纳米线，所述第一纳米线包括分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区，所述分离的沟道区包括半导体主干材料；以及

第一栅电极叠层，完全围绕所述第一纳米线的所述分离的沟道区；以及

第二半导体器件，包括：

设置于所述基底以上的第二纳米线，所述第二纳米线包括分离的沟道区和在所述分离的沟道区的任一侧上的源区和漏区，所述分离的沟道区包括所述半导体主干材料以及未包含于所述第一半导体器件的所述沟道区中的围绕包覆材料层；以及

第二栅电极叠层，完全围绕所述第二纳米线的所述分离的沟道区。

11.如权利要求10所述的半导体结构，其中，所述第一纳米线还包括与所述第二纳米线的所述包覆材料层不同的围绕包覆材料层。

12.如权利要求10所述的半导体结构，其中，所述第一纳米线不包括围绕包覆材料层。

13.如权利要求10所述的半导体结构，其中，所述第一纳米线和所述第二纳米线的所述半导体主干材料由相同的层形成。