[发明专利]棋盘多GPU配置内的可缩放几何形状处理

说明书

背景

提供有竞争力的处理器图形子系统依赖于高效并且可缩放的图形体系结构。需要可缩放性来使用单一体系结构和有限的设计资源来支持一系列图形性能点。跨多个相同的图形核并行化图形工作负荷通常会提供这样的可缩放性。

并行图形流水线的体系结构中固有的一个问题是高效并行化流水线的几何形状处理和栅格化阶段。并行化两个阶段是需要的——假定任何一个阶段都会在处理单一帧的过程中在不同的时间成为性能瓶颈。令人遗憾的是，并行化几何形状处理最天然地需要跨图形核分布几何对象，而并行化栅格化最天然地需要跨图形核分布图像空间(例如，帧缓冲器)。然而，几何对象以及它们的图像空间占用空间之间的关联不是先验已知的。另外，几何对象需要以与它们被提交来进行几何形状处理相同的时间顺序栅格化。因此，需要以高性能/电源和性能/区域特征，并以不需要大量的软件干预的方式，跨并行栅格化流水线，组装、重新排序和分发并行几何形状处理的结果的机制。

包括多个、并行图形核并能够通过使用棋盘呈现(CheckBoard Rendering：CBR)方案来进行分布式栅格化的常规图形系统，可以将目标表面(例如，帧缓冲器)细分为小的矩形区域。然后，可以将这些区域的不相重叠的规则网格子集分配给每一个图形核，以便指派所有目标表面像素。然后，图形核中的栅格化流水线可以并行地操作，以便对于每一个已栅格化的对象，栅格化流水线将只呈现(render)包含在其目标表面像素的子集内的那些像素。在当前CBR方案中，每一个图形核都对于所有提交的几何对象执行几何形状处理，将结果只传递到其内部栅格化流水线。由于在这样的常规系统中跨图形核复制几何形状处理，因此，利用图形核的数量，没有几何形状处理速率的正缩放(positive scaling)。

附图简述

此处所描述的材料是作为示例说明的，而不仅限于各个附图的图形。为说明简单和清楚起见，图形中所示出的元件不一定是按比例绘制的。例如，为了清楚起见，某些元件的尺寸可以相对于其他元件而放大。此外，在合适的情况下，在不同的图形中参考标签重复使用，以表示对应的或类似的元件。在图形中：

图1是示例图形系统的说明图；

图2示出了示例棋盘呈现方案；

图3和5示出了示例并行呈现过程的流程图；

图4示出了图3的示例方案的一部分；以及

图6是所有都根据本发明的至少某些实现的排列的示例系统的说明图。

详细描述

现在将参考附图来描述一个或多个实施例或实现。尽管讨论了特定配置以及布局，但是，应该理解，这只是为了说明。那些精通相关技术的人员将认识到，在不偏离描述的主题的精神和范围的情况下，可以使用其他配置和布局。对于那些精通相关技术的人来说显而易见的是，此处所描述的技术和/或布局也可以用于此处所描述的之外各种其他系统和应用中。

尽管下列描述阐述了可以在诸如，例如，片上系统(SoC)体系结构之类的体系结构中表现的各种实现，但是，此处所描述的技术和/或布局的实现不局限于特定体系结构和/或计算系统，并可以通过用于类似的目的的任何体系结构和/或计算系统来实现。例如，使用，例如，多个集成电路(IC)芯片和/或封装，和/或各种计算设备和/或诸如机顶盒、智能电话等等之类的消费电子(CE)设备的各种体系结构可以实现此处所描述的技术和/或布局。进一步地，尽管下列描述可以阐述诸如系统组件的逻辑实现、类型和相互关系，以及逻辑分区/集成选择之类的很多具体细节，但是，要求权利保护的主题也可以在没有这些具体细节的情况下实施。在其他情况下，诸如，例如，没有详细示出控制结构和完全软件指令序列，以便不至于使此处所公开的材料变得模糊。

此处所公开的材料可以以硬件、固件、软件，或其任何组合来实现。此处所公开的材料还可实现为存储在机器可读取的介质中的可以由一个或多个处理器读取和执行的指令。机器可读的介质可以包括用于以机器(例如，计算设备)可读的形式存储或传输信息的任何介质和/或机制。例如，机器可读的介质可以包括，只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；电的、光学的、声音或其他形式的传播信号(例如，载波、红外信号、数字信号等等)；及其他。