[发明专利]用以间隔件双图案微影的自我对准与非闪存选择栅字线

说明书

技术领域

本案大致涉及半导体制造领域，更具体言之，涉及用以自我对准(self-aligned)选择栅字线(wordline)及核心单元(core cell)字线的双图案微影(double patterning)领域。

背景技术

今日的半导体工业的趋势，为在减小组件尺寸的同时，生产功能日益强大的半导体组件。双图案微影法为广泛使用的方法以实现增加的半导体装置密度。双图案微影法允许结构的形成小于一当前世代的节距宽度(pitch width)。伴随着达成更小的功能尺寸及更薄的功能高度为此一进行中的趋势，新的方法受到追寻。

正型(positive tone)及负型(negative tone)的双图案微影法，能够使用以达成增进半导体装置密度。图1A-1C绘示使用正型双图案微影以形成一半导体图案化的步骤的剖面示意图。如图1A所示，一光阻层(photoresist layer)图案化至一光阻图案(photoresist pattern)102。光阻图案102覆盖至少一图案转移层(pattern transfer layer)。于一实施例中，如图1A所绘示，光阻图案102覆盖一氮氧化硅层(silicon oxynitride layer)104及一硬掩模层(hard mask layer)106。于另一实施例中，其它的图案转移层予以应用。当蚀刻最终图案(final pattern)至一最终层(final layer)108，如多氧化物(poly-oxide)时，硬掩模层106予以使用。

图1B绘示间隔件(spacer)110环绕光阻图案102的边缘设置。如图1C所示，剩余的光阻(remaining photoresist)102予以移除，留下间隔件材料以形成一间隔件图案(spacer pattern)110。如图1C所进一步绘示，间隔件图案作为一模板(template)以蚀刻一最终图案112至硬掩模层106，此接着用于蚀刻该目标层(target layer)108。

图2A-2E绘示使用负型双图案微影以形成一半导体图案的步骤的剖面示意图。相似于图1A及图1B，于图2A及图2B中，一光阻层202形成于多个图案转移层上，例如形成于位在目标层208上的一氮氧化硅层204及一硬掩模层206上。如图2B所示，间隔件210设置在光阻层202的边缘。如图2C所示，剩余的光阻层202予以移除，留下间隔件材料以形成一间隔件图案210。

图2D绘示于间隔件图案210上的一自旋碳(spin-on-carbon，SOC)层212的应用。于一实施例中，自旋碳层212施加至整个晶圆(wafer)。如图2E所示，间隔件图案210被蚀刻而剩下自旋碳层212作为一自旋碳图案层212。更进一步如图2E所示，自旋碳图案层212被蚀刻以形成一最终图案214，该最终图案214蚀刻至目标层208。

图3绘示包含一对选择栅(select-gate)字线及多个核心单元字线的半导体装置的一对由上至下的布局(top-down layout)。如图3所示，当选择栅字线及核心单元字线图案化，介于一选择栅字线及一最近的核心单元字线间的间隔可能会有所不同。于选择栅字线的设置的不一致(inconsistency)，导致了一些于半导体装置操作众所周知的困难。若介于该选择栅字线及边缘的核心单元字线间的间隔是关闭(off)，升压电压(boosting voltage)会关闭。此外，由选择栅至边缘的核心的一微小的间隔将导致干扰(interference)。通过两个选择栅控制的核心单元操作，被至选择栅的间隔尺寸影响。这些缺失随着不同的横向间隔尺寸成为更多的问题，如同间隔持续减少。举例言之，此问题于32纳米结构中相当严重。举例言之，纵使于横向尺寸的微小差距能导致选择栅被铺设而覆盖第一核心单元字线，有效地导致了高接合泄漏(junction leakage)或一无效核心(dead cell)。

发明说明