[发明专利]用于在挠性基板上装配电组件的方法和装置以及电组件与挠性基板的组合件

说明书

背景技术

发明的技术领域

本发明涉及用于在挠性基板上装配电组件的方法。

本发明还涉及用于在挠性基板上装配电组件的装置。

本发明还涉及电组件与挠性基板的组合件。

相关技术

挠性电子产品变得越来越重要，例如智能纺织品、挠性显示器等等形式的挠性电子产品。挠性电子产品通常需要并入半导体器件以操纵和监控该设备的多个方面。随着电子设备通常变得越来越复杂，操纵它们的芯片也倾向于变得越来越复杂。这导致较高的IO计数、较低的节距和线宽。这接下来还将导致对在接合时的集成电路的放置精度有较高的要求。除半导体器件之外，其它电组件以及电池可能必须与挠性电子产品集成。产品的期望挠性经常需要变薄的（<30μm）Si芯片的放置和互连。通常要求的放置精度是大约10-20μm。这些半导体器件以及其它电组件具有比安装它们的表面显著更小的横向尺寸。这防止了通常用于将多个箔层压到一起的机器的使用。相反，拾取和放置设备须被用于放置这些电组件。

卷对卷（roll to roll）制造工艺是合需的。这潜在地允许低成本的大尺寸以及大量的电子产品的装配，例如通过使用诸如目前在纸印刷工业中使用的生产工艺。

在连续移动的带上以高精度放置大量芯片将需要相当高级和昂贵的设备。此外，每个芯片将需要被单独地接合，这可能每个芯片花费数秒时间。

通过在组件放置之后估计它们的接触位置并且使连接适于所估计的位置从而允许以较低精度放置组件的装配方法是已知的。

在这方面，注意GB 2 313 713描述了用于制作电子电路板的高密度安装方法。其中，钉头凸点（stud bump）形成在半导体芯片的连接端子上。半导体芯片埋置于印刷电路板中，使得钉头凸点的高度几乎等于印刷电路板的表面的高度。至少印刷电路板的埋置半导体芯片的表面被第一绝缘层覆盖。通过使用激光器来暴露钉头凸点在第一绝缘层中形成孔。在第一绝缘层上选择地形成电路图案，从而将电路图案与暴露的钉头凸点彼此连接，以及连接到电路板表面上的其它电路。

还注意到，US2007/230103提供了用于将电子组件集成到导体轨道以及相应电子组件上的方法和装置。所公开的方法和装置允许以较低精度将电子组件应用到诸如要被印刷的基板或印刷的产品之类的印刷材料上。在放置组件之后，组件的位置由传感器系统（例如，相机系统）确定。在后续处理步骤中，一个或多个印刷单元印刷导体轨道。通过印刷单元或传送器机制与先前应用的电子组件的对准来定向导体轨道。

WO/2010/071426（对应于EP2200412 A1）描述了用于制造挠性电子产品的方法，该方法包括以下步骤：提供具有第一和第二互相相对主侧的挠性箔；将组件置于第一箔的第一主侧，该组件具有面向第二主侧的至少一个电气端子；估计该至少一个电气端子的位置；基于所述估计的位置，适应地形成到该至少一个电气端子的导电路径。

根据已知方法的实施例，通过在箔的第二主侧形成凹槽且用导电材料或其前体填充所述凹槽来适应地形成导电路径。

在另一实施例中，通过涂敷粘合层以及通过在其转换区中转换粘合剂的导电性质来形成导电路径。转换区的位置和/或定向依赖于所估计的位置。

第一实施例中的填充单独凹槽的工艺相对费时。第二实施例需要相对昂贵的材料。因此，需要一种需要相对简单材料的方法，该方法允许较大的制造产量且显著地缓和对芯片放置对准精度的要求。

US2009/158232提供一种方法，包括：检查电路布置的组件的一个或多个特征的位置，以确定通信触点的位置相对于组件的通信触点的设计位置的位移。基于所述位移提供所述电路布置的随后校正通信路径布局数据。然后根据校正的通信路径布局数据应用通信路径。

发明内容

根据本发明的第一方面，提供一种方法，如权利要求1中所述。

根据本发明的第二方面，提供一种装置，如权利要求5中所述。

根据本发明的第三方面，提供一种组合件，如权利要求8中所述。

在所要求保护的方法和装置中，通过从沉积层局部地移除导电材料薄条，获得图案化的导电结构。由于仅需移除材料薄条的事实，这可相对快速地、以相对低的能量消耗且具有对组件的相对低的热负载地进行。根据本发明的方法和装置使得可能以实践方式提供具有变化宽度的导电路径。例如，可由提供具有恒定宽度的束的激光器来移除材料条。这使得可能具有通常宽的导电路径，这些导电路径在必要时变窄。