[发明专利]具有高浓度硼掺杂锗的晶体管

说明书

背景技术

包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器及其他无源和有源电子器件的电路器件的提高的性能，通常是在这些器件的设计、制造和操作过程中考虑的主要因素。例如，在金属氧化物半导体（MOS）晶体管半导体器件（例如在互补金属氧化物半导体（CMOS）中所使用的那些）的设计和制造或形成的过程中，常常希望增大N型MOS器件（NMOS）沟道区中电子的移动，并增大P型MOS器件（PMOS）沟道区中带正电荷空穴的移动。通过减小器件电阻可以在晶体管中实现这种增大的驱动电流。

减小MOS器件的整体电阻的一种方法是对源极/漏极区与沟道区之间的区域进行掺杂，该区域称为MOS器件的尖端区（tip region）（或者有时称为源极/漏极延伸部）。例如，可以在源极/漏极区中注入掺杂剂，并可以实施随后的退火，以向沟道区扩散掺杂剂。因为使用了注入和扩散方法，所有限制了控制掺杂剂浓度和位置的能力。此外，诸如其偏移间隔体的厚度等的MOS器件的其他部分的尺寸也可能对尖端区的位置有很大影响。所有这些又影响尖端区使掺杂剂浓度最大化并接近沟道区的能力。相应的，需要改进的方法或结构来克服传统尖端区的局限。

附图说明

图1A示出了传统的MOS器件，其包括使用注入和扩散形成的源极和漏极尖端区。

图1B示出了根据本发明实施例配置的MOS器件，其包括源极和漏极外延尖端。

图1C示出了间隔体厚度可以如何影响MOS器件的外延尖端的蚀刻。

图1D是示出UC到UC距离与间隔体厚度的相关性的曲线图。

图2是根据本发明实施例的形成源极和漏极外延尖端的方法。

图3A到3J示出了根据本发明多个实施例的在执行图2的方法时形成的结构。

图4示出了根据本发明一个实施例配置的FinFET晶体管架构的透视图。

图5是示出根据本发明实施例形成的MOS器件的UC到UC距离如何与间隔体厚度不太相关的曲线图。

图6A示出了根据本发明一些实施例的肖特基势垒锗化镍（nickel germanide）（NiGe）二极管的测量值，证实了NiGe功函数的价带边缘约为85mV。

图6B描绘了根据本发明一些实施例的仿真数据，其显示了这种锗化物材料提供了对传统硅锗源极/漏极PMOS器件的相当大的Rext改善。

具体实施方式

公开了用于形成具有高浓度硼掺杂锗的源极和漏极区的晶体管器件的技术。例如，可以使用这些技术来延伸自对准外延尖端（SET）晶体管，以达到极为接近单轴向应变的理论极限。在一些实施例中，这通过使用原位硼掺杂锗来实现，所述原位硼掺杂锗是由在源极和漏极区以及其对应的尖端区中的选择性外延沉积来提供的。在其他实施例中，选择性外延沉积用于形成在源极/漏极及相应的尖端区中覆盖有重硼掺杂锗层的硼掺杂硅锗的双层结构。在这种情况下，锗浓度例如可以在20原子%到100原子%范围内，硼浓度例如可以在1E20cm^-3到2E21cm^-3范围内（例如，锗浓度超过50原子%，硼浓度超过2E20cm^-3）。可任选的具有分级的（graded）锗和/或硼浓度的薄缓冲部可以用作与具有硼掺杂锗层的一种或多种下层衬底材料的分界面层。类似地，在双层结构中，具有分级的锗和/或硼浓度的薄缓冲部可以用作与具有硼掺杂锗帽层的硅锗层的分界面层，在其他的实施例中，硼掺杂锗或硅锗层自身可以以类似于可任选的缓冲部的方式具有分级的锗和/或硼浓度。在任何此类情况下，由于在锗中抑制了硼扩散（浓度越高，抑制越大），可以在锗中掺杂高浓度的硼，这又导致较低的寄生电阻，且不会使尖端的陡度降级。另外，由于肖特基势垒高度的降低，减小了接触电阻。这些技术例如可以体现在平面或非平面FinFET晶体管器件中。

概述

众所周知，金属氧化物半导体（MOS）晶体管可以包括源极与漏极尖端区，将它们设计为降低晶体管的整体电阻，同时改善短沟道效应（SCE）。传统上，这些尖端区是衬底的使用注入和扩散技术注入了诸如硼或碳的掺杂剂的部分。在源极区与沟道区之间的区域中形成源极尖端区。类似地，在漏极区与沟道区之间的区域中形成漏极尖端区。通过这种传统处理得到的尖端区最低限度地下扩散（underdiffuse）晶体管的栅极电介质层。