[发明专利]无竞争存储访问的系统和方法

说明书

本申请要求于2010年12月17日提交美国专利局、临时申请号为61/424,392、发明名称为交织器中无竞争存储访问的系统和方法，于2011年12月16日提交美国专利局、非临时申请号为13/329065、发明名称为无竞争存储访问的系统和方法，其全部内容通过引用包含于本申请中。

其内容通过引用包含于本申请中。

技术领域

本发明一般地涉及信号处理，更具体地说，涉及一种无竞争存储访问的系统和方法。

背景技术

Turbo码是一类前向纠错（FEC）码，非常接近通信信道的信道容量（通信信道的码速率的理论最大值，此时在具体的噪声电平的情况下，有可能进行可靠的通信）。Turbo解码器是Turbo码的解码器。一般来说，一个Turbo解码器包括两个软输入软输出(SISO)解码器。SISO解码器可以利用一个最大后验概率（MAP）算法或一个软输出维特比算法（SOVA）对编码信号进行解码。

SISO解码器执行的算法，如MAP算法，SOVA等，往往是计算密集型的，因此，已经设计出了许多技术，以提高解码性能。一种常用的改善解码性能的技术是使用并行SISO解码，其中，使用所述多个SISO解码器，利用数据并行来提高解码性能。

发明内容

本发明的实施例提供了一种无竞争存储访问的系统和方法。

根据本发明的一个示例性实施例，提供了一种Turbo码解码器的存储器控制单元。所述存储器控制单元包括一个具有多个存储槽的缓冲区，一个缓存控制可操作地耦合到所述缓冲区，一个路由器可操作地被耦合到所述缓存控制和多个数据源，一个冲突检测单元，可操作地被耦合到所述路由器、缓存控制、及多个数据源。该缓冲区临时存储用于存储在存储体中的信息。所述缓存控制确定在缓冲区中的多个可用存储槽。所述路由器将数据从数据源发送到缓存控制。当可用存储槽的数目不足以存储所有试图访问存储体的数据源的数据时，所述冲突检测单元暂停一些数据源。

根据本发明的另一示例性实施例，提供一个信息解码器。所述信息解码器包括解码器、一个地址发生器、存储体及存储器控制单元，其中每个存储器控制单元被可操作地耦合到解码器、到一个存储体及一个地址发生器。解码器根据解码算法共同对一个信号进行解码，并由此生成数据。地址发生器为由解码器产生的数据产生存储地址。根据由地址发生器产生的存储地址，所述存储体存储由解码器产生的数据。当可用存储槽的数目是不足以存储所有试图访问其中一个存储体的数据源的数据时，每一个存储器控制单元暂时存储用于存储在一个存储体中的信息，每一个存储器控制单元确定许多可用存储槽，将数据从解码器发送到存储槽，并暂时阻塞一些解码器的运行。

根据本发明的另一个示例性实施例，一种用于操作存储器控制单元的方法被提供。该方法包括：从数据源接收数据，该数据与对一个存储体的整数N个并发存储访问相关，并确定在一个缓冲区中的可用存储槽数，整数M。该方法还包括，如果M大于或等于N时，暂时存储与对缓冲区的N个并发存储访问相关的数据；当N大于M时，暂时存储与与对缓冲区的N个并发存储访问中的M个访问相关的数据。所述方法还包括，如果N大于M，停止N个并发存储访问中的N-M个访问。

一个实施例的一个优点是为并行的SISO解码器提供了无竞争的存储访问，这样可以提高turbo解码器的性能。

一个实施例的另一个优点是所述硬件和软件的复杂性并未得到显着增加，这会对实施例的部署产生负面影响。

一个实施例的另一个优点是，支持多个并行的SISO解码器的结构和相关算法。

附图说明

为了更完整地理解本发明及其优点，现在参考以下的说明并结合附图，

其中：

图1表示根据上述实施例的示例性通信系统；

图2表示根据上述实施例的turbo解码器的一部分的详细视图；

图3a表示根据上述实施例的两个MAP解码器、一个数据存储器和一个交织器之间示例性关系图；

图3b表示根据上述实施例的上半个迭代中的一个存储访问的示例图；

图3c表示根据上述实施例的导致内存访问冲突的下半个迭代中的存储访问的示例图；

图4表示根据上述实施例的turbo解码器示例图；

图5a表示根据上述实施例的MAP解码器的不同程度并行性的内存冲突率与码块大小关系的示例图；

图5b表示根据上述实施例的存储访问率与对单个存储体的存储访问次数关系的示例图；