[发明专利]半导体器件的制造方法及半导体器件

说明书

技术领域

本发明涉及一种半导体器件。 

背景技术

半导体集成电路中，尤其是使用MOS晶体管的集成电路是不断朝高集成化迈进。伴随着上述高集成化，使用于其中的MOS晶体管亦不断细微化至奈米区域。随着MOS晶体管不断的细微化，亦出现了难以抑制漏电流(leak current)、为了确保必要电流量的需求而无法缩小电路的占有面积等问题。为了解决该等问题，已提案有将源极(source)、栅极(gate)、漏极(drain)配置于相对于衬底的垂直方向，且栅极包围柱状半导体层的构造的SGT(surrounding gate transistor，环绕栅极晶体管)(例如：专利文献1、专利文献2、专利文献3)。 

借由于栅极电极不使用多晶硅(polysilicon)而使用金属(metal)，而可抑制空乏化且使栅极电极低电阻化。然而，于形成金属栅极之后的步骤则必须为经常考虑到因金属栅极所致的金属污染的制造步骤。 

另外，于以往的MOS晶体管中，为了兼顾金属栅极制程与高温制程，故于实际的制品中采用于高温制程后作成金属栅极的金属栅极后(gate-last)形成工序(非专利文献1)。以多晶硅作成栅极，之后，在堆积层间绝缘膜后，借由化学机械研磨使多晶硅栅极露出，将多晶硅栅极蚀刻后，堆积金属。因此，为了于SGT中亦兼顾金属栅极制程与高温制程，故必须使用于高温制程后作成金属栅极的金属栅极后形成工序。于SGT中，由于柱状硅层的上部位于较栅极高的位置，故为了使用金属栅极制程必须研拟对策。 

另外，为了减低栅极配线与衬底间的寄生电容，于以往的MOS晶体管中是使用第1绝缘膜。例如于FINFET(Fin Field-effect transistor，鳍式场效晶体管，可参照非专利文献2)中，是于1个鳍状半导体层的周围形成第1绝缘膜，回蚀(etch back)第1绝缘膜，露出鳍状半导体层，减低栅极配线与衬底间的寄生电容。因此，于SGT中为了减低栅极配线与衬底间的寄生电容而必须使用第1绝缘膜。于SGT中除了鳍状半导体之外，尚有柱状半导体层，故为了形成柱状半导体层必须研拟对策。 

另一方面，已知一种可以由一个虚拟图案(dummy pattern)形成二 个晶体管FINFET(例如专利文献4)。于虚拟图案的周围形成侧壁，借由以该侧壁为掩模蚀刻衬底，而形成鳍(fin)，且由一个虚拟图案形成二个晶体管。 

（先前技术文献） 

（专利文献） 

(专利文献1)：日本特开平2-71556号公报 

(专利文献2)：日本特开平2-188966号公报 

(专利文献3)：日本特开平3-145761号公报 

(专利文献4)：日本特开2011-71235号公报 

（非专利文献） 

(非专利文献1)：IEDM（国际电子组件会议）2007K.Mistry et.al,247-250页。 

(非专利文献2)：IEDM（国际电子组件会议）2010CC.Wu,et.al,27.1.1-27.1.4.章節。 

发明内容

（发明所欲解决的问题） 

在此，本发明的目的为提供一种减低栅极配线与衬底间的寄生电容，为栅极最后工序，且由一个虚拟图案形成二个晶体管的SGT的制造方法及为其结果的SGT的构造。 

（解决问题的手段）