[发明专利]钽的离子诱导原子层沉积

说明书

相关申请的交叉引用

该申请根据35U.S.C.§119（e）要求于2010年11月4日申请的美国临时专利申请No.61/410,285，于2011年2月1日申请的美国临时专利申请No.61/438,497，和于2011年2月2日申请的美国专利申请No.61/438,914的权益，其通过引用并入本文。

背景技术

在集成电路的制造中，金属线往往与电介质层接触。例如，可以形成电介质层中的沟槽，然后将金属沉积在沟槽中以形成金属线。使用具有低电阻率的铜以形成这些金属线可能是合乎期望的。但是，由于铜在电介质层中的扩散性，所以，铜不应该与电介质层直接接触。因此，可以在沉积铜之前在电介质层上沉积阻挡层，以使铜与电介质层分离。常用的金属阻挡层是氮化钽（TaN）。通常在金属阻挡层氮化钽上沉积钽（Ta）以提高铜的粘附性。为了最大限度地提高在沟槽中铜的量使得可以减少电线电阻，TaN和Ta层可能是薄的和共形（conformal）的。在某些情况下，可以仅仅使用钽作为金属阻挡层。

发明内容

本发明提供了用于形成钽层的方法、装置和系统。根据各种实施方式，该方法涉及使用离子诱导原子层沉积工艺在晶片衬底的表面上沉积钽层。

根据一种实施方式，一种方法包括使用利用钽前体的离子诱导原子层沉积工艺在晶片衬底的表面上沉积钽层。在一些实施方式中，可以利用物理气相沉积工艺在钽层上沉积铜。在一些实施方式中，在沉积钽层之前，使用配置成比第一等离子体辅助沉积工艺在晶片衬底中产生显著较少的损坏的工艺在所述晶片衬底的表面上沉积保护层。所述保护层的厚度可以小于约100埃。

根据另一种实施方式，一种装置包括处理室和控制器。该控制器包括用于执行包括以下操作的处理的程序指令：使用利用钽前体的离子诱导原子层沉积工艺在晶片衬底的表面上沉积钽层。

根据另一种实施方式，非暂时性计算机可读介质包括用于控制沉积装置的程序指令。该指令包括用于以下操作的代码：使用利用钽前体的离子诱导原子层沉积工艺在晶片衬底的表面上沉积钽层。

在下面的附图和具体描述中阐述了本说明书中描述的主题的实施方式的这些方面和其它方面。

附图说明

图1示出了形成金属线的方法的流程图的示例。

图2示出了形成金属线的方法的流程图的示例。

图3示出了适用于离子诱导原子层沉积（iALD）工艺的系统的示意图的示例。

具体实施方式

在下面的具体描述中，阐述了多个特定的实施方式，以便提供所公开的实施方式的透彻理解。然而，对本领域中的普通技术人员而言，显而易见，所公开的实施方式可以不使用这些具体细节或者通过使用替代的元素或工艺进行实施。在其他情况下，不详细描述公知的工艺、程序和组件，以免不必要地使所公开的实施方式的各个方面不清楚。

在本申请中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可以互换使用。在本技术领域的普通技术人员会理解，术语“部分制造的集成电路”可以指在硅晶片上制造集成电路的许多阶段中的任何阶段期间的硅晶片。下面的详细描述假设所公开的实施方式是在晶片上实施的。然而，所公开的实施方式并不局限于此。工件可以具有各种形状、尺寸和材料。除了半导体晶片外，可以利用所公开的实施方式的其他的工件还包括诸如印刷电路板等各种物件。

沉积钽（Ta）的工艺包括离子化物理气相沉积（iPVD）工艺。然而，由于iPVD工艺固有的定向性，因此，当集成电路器件中的特征变得更小（例如，约3纳米（nm）或更小）时，沉积钽的iPVD工艺可能不能生产具有均匀厚度的Ta层。Ta层的非均匀性也可能使得难以进一步减少Ta层厚度。如果用iPVD沉积的钽层足够厚，则电线电阻可能会增大，并且在Ta层上沉积铜（如夹断和/或镀后空洞等缺陷）可能会出现问题。如果用iPVD沉积的Ta层不够厚，则因铜的粘附力不足，可能会导致集成电路设备故障。

此外，申请人已观察到，在铜沉积工艺期间，当晶片被加热到约100至300℃时，通过物理气相沉积（PVD）工艺沉积的铜可能会在通过PVD或iPVD工艺形成的Ta层上团聚。这可能会导致不希望的铜的悬伸和空隙。