[发明专利]制造斜坡-叠层芯片封装的固定装置

说明书

技术领域

本发明一般涉及制造半导体芯片封装的工艺。更具体而言，本发明涉及用于组装包括叠层地排列的一组的芯片和相对于叠层成一定角度的斜坡组件的芯片封装的组装组件和技术。

背景技术

包括叠层的半导体芯片或管芯的芯片封装与连接到印刷电路板的常规独立封装的芯片相比，可以提供显著更高的性能。这些芯片封装还提供某些优点，诸如下列能力：在叠层中的不同的芯片上使用不同的工艺以组合较高密度逻辑和存储器，以及使用较少的功率来传输数据。例如，实现动态随机存取存储器（DRAM）的芯片的叠层可以在基芯片中使用高金属层数（high-metal-layer-count）、高性能的逻辑工艺来实现输入/输出（I/O）和控制器功能，对于叠层的其余部分，可以使用一组较低的金属层数、DRAM专用的处理的芯片。如此，该组合的芯片集可以比下列各项具有更好的性能和较低的成本：使用DRAM工艺制造的包括I/O和控制器功能的单个芯片；使用逻辑工艺制造的包括存储器电路的单个芯片；和/或尝试使用单个工艺来制造逻辑和存储器物理结构。

然而，难以组装包括叠层的半导体芯片的芯片封装。具体而言，现有的组装技术耗时且产量低（可能增大芯片封装的成本）。例如，在许多现有的组装技术中，半导体芯片的叠层上的总的垂直位置误差是与半导体芯片中的每一个相关联的垂直位置误差的总和。结果，包括多个半导体芯片的叠层的总的垂直位置误差可能变得特别大。这可能导致紧张的制造容限，从而降低单个垂直位置误差（这可能增大半导体管芯的成本）和/或可能约束在叠层中组装的半导体芯片的数量（这可能会限制性能）。

因此，所需要的是用于组装芯片的叠层而不会产生上文所描述的问题的技术。

发明内容

本发明的一个实施例提供包括具有第一阶梯台阶的外壳的组装组件。此第一阶梯台阶包括垂直方向的一系列梯级，其中，该一系列梯级中的第一梯级之后的每一个梯级都在水平方向从该一系列梯级中的紧邻的前面的梯级偏移第一偏移值。此外，外壳还被配置成与一组半导体芯片匹配，以便该组半导体管芯在垂直方向上成叠层地排列，垂直方向基本上垂直于垂直叠层中的第一半导体管芯。另外，第一半导体芯片之后的每一个半导体芯片都在水平方向从垂直叠层中的紧邻的前面的半导体芯片偏移第二偏移值，从而，在垂直叠层的一边限定第二阶梯台阶。

此组装组件可以有利于芯片封装的组装，其中：斜坡组件以刚性机械方式耦合到半导体芯片；斜坡组件被定位在垂直叠层的一边上；以及，斜坡组件大致平行于沿着第二阶梯台阶的方向，所述方向介于所述水平方向和所述垂直方向之间。例如，为有利于组装，第一阶梯台阶大致可以大致是第二阶梯台阶的镜像。此外，该组半导体管芯中的给定半导体芯片可以具有额定厚度，一系列梯级中的给定梯级的垂直位移可以大于该额定厚度。另外，第一偏移值可以与第二偏移值相同或大于它。

注意到，所述第一偏移值和所述第二偏移值可以基于所述方向和用来以刚性机械方式将所述斜坡组件耦合到该组半导体管芯的焊料的额定厚度来确定。

在某些实施例中，所述组装组件有利于该组半导体管芯的组装，在垂直方向上在该组半导体管芯上累积的位置误差小于与该组半导体管芯和所述半导体芯片之间的一组粘合剂层相关联的垂直误差的总和。例如，累积的位置误差可以与下列各项相关联：半导体芯片的厚度变化，该组粘合剂层的厚度变化；和/或该组粘合剂层中的散热材料的厚度变化。另外，所述组装组件可以有利于该组半导体管芯的组装，与所述半导体芯片的边缘变化相关联的最大位置误差小于预定义的值。

另一实施例提供了用于使用组装组件来组装芯片封装的方法。在此方法中，半导体芯片的垂直叠层中的第一半导体芯片的边缘被定位在外壳的垂直方向中第一阶梯台阶中的一系列梯级中的第一梯级附近。注意到，垂直方向基本上垂直于第一半导体芯片。然后，对第一半导体管芯的顶表面施加粘合剂层。此外，半导体管芯的垂直叠层中的第二半导体管芯的边缘被定位在外壳的垂直方向中一系列梯级中的第二梯级附近。接下来，第二半导体管芯的底表面以机械方式耦合到粘合剂层，其中，所述第二梯级在水平方向从所述第一梯级偏移第一偏移值，并且其中，所述第二半导体管芯在水平方向偏移第二偏移值，从而，在所述垂直叠层的所述一边限定第二阶梯台阶。此外，斜坡组件还以刚性机械方式耦合到第一半导体管芯和第二半导体管芯，其中，斜坡组件被定位在垂直叠层的一边上，以及，其中，斜坡组件大致平行于沿着第二阶梯台阶的方向，所述方向介于所述水平方向和所述垂直方向之间。