[发明专利]用于晶粒对晶粒接合的积体电路以及测试晶粒对晶粒接合的方法

权利要求书

1.一种积体电路，包括：

第一晶粒；

第二晶粒，其中，该第一晶粒系堆迭于该第二晶粒顶上；

多个晶粒间连线，其中，每一个晶粒间连线包括放置于该第一晶粒及该第二晶粒间以耦接该第一晶粒至该第二晶粒的微凸块；

放置于该第二晶粒顶上的第一探针垫片，其中，该第一探针垫片系耦接至第一微凸块；及

放置于该第二晶粒顶上的第二探针垫片，其中，该第二探针垫片系耦接至第二微凸块，

其中，该第一晶粒被架构以建立将该第一微凸块耦接至该第二微凸块的内连线。

2.如申请专利范围第1项之积体电路，其中，该内连线为固定的。

3.如申请专利范围第1项之积体电路，其中，该内连线系借由载入组态资料至该第一晶粒中以使用该第一晶粒的可程式电路而形成。

4.如申请专利范围第1-3项中任一项之积体电路，其中，该第二晶粒是主要由至少一个被动金属层所构成的中介层，其将该第一晶粒耦接到该第一或第二探针垫片的至少一者。

5.如申请专利范围第1-3项中任一项之积体电路，其中，该第二晶粒是包括该将第一晶粒选择性地耦接至该第一或第二探针垫片的至少一者的一或更多开关的主动结构。

6.如申请专利范围第1-5项中任一项之积体电路，其中：

该多个晶粒间连线中的至少一者在该第二晶粒内包括直通硅晶穿孔(TSV)；

该直通硅晶穿孔的第一末端系耦接至该第一微凸块且该直通硅晶穿孔的第二末端透过该第二晶粒延伸至与其上放置该第一及第二探针垫片的表面相对的第二晶粒表面；及

该第一探针垫片使用该直通硅晶穿孔来耦接至该第一微凸块。

7.一种测试申请专利范围第1-6项中任一项的积体电路之方法，包括：

测试多个晶粒间连线中的一者；

侦测在该晶粒间连线的测试期间是否发生缺陷；及

回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。

8.如申请专利范围第7项之方法，其中，该第一晶粒系使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：

当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。

9.一种测试申请专利范围第1-6项中任一项的积体电路之方法，包括：

测试多个晶粒间连线中的每一者；

侦测在该晶粒间连线的测试期间是否发生缺陷；及

回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。

10.如申请专利范围第7-9项中任一项之方法，其中，侦测缺陷是否发生包括：

决定测试讯号是否自该第一探针垫片传送至该直通硅晶穿孔。

11.如申请专利范围第1-5项中任一项之积体电路，其中：

该第二晶粒包括透过该第二晶粒延伸的第一直通硅晶穿孔(TSV)，该第一直通硅晶穿孔的第一末端耦接到该第一微凸块并且第二末端耦接到第一封装凸块；及

该第二晶粒进一步包括透过该第二晶粒延伸的第二直通硅晶穿孔，该第二直通硅晶穿孔的第一末端耦接到该第二微凸块并且第二末端耦接到第二封装凸块。

12.一种测试申请专利范围第11项的积体电路之方法，包括：

测试多个晶粒间连线中的一者；

侦测在该晶粒间连线的测试期间是否发生缺陷；及

回应于侦测到该缺陷的发生，标示多晶粒积体电路为包含缺陷晶粒间连线。

13.如申请专利范围第12项之方法，其中，该第一晶粒系使用半固定接合技术来最初地接合至该第二晶粒，该方法进一步包括：

当该多晶粒积体电路被标示为包含缺陷晶粒间连线时，再处理该晶粒间连线。

14.一种测试申请专利范围第11项的积体电路之方法，包括：

测试多个晶粒间连线中的每一者；

侦测在该晶粒间连线的测试期间是否发生缺陷；及

回应于侦测到没有该缺陷的发生，将该第一晶粒固定接合至该第二晶粒。

15.如申请专利范围第12-14项中任一项之方法，其中，侦测缺陷是否发生包括：

决定提供至该第一封装凸块的测试讯号是否传送至该第二封装凸块。