[发明专利]集成电路和使用该集成电路的方法

说明书

技术领域

本发明一般地涉及集成电路和使用该集成电路的方法。具体地，本发明涉及能够重构逻辑的集成电路、具有能够改变功能的指令集的可重构处理器和编译处理方法。

背景技术

通常，在半导体集成电路中，通过设计专用LSI实现高性能和小芯片面积，并且通过大批量生产实现低制造成本。然而，需要根据每种应用独立地开发集成电路。用于开发的成本增加。而且，不容易改变专用LSI的功能。通常，当需要LSI改变功能时，必须重建部分或全部的设计和制造过程。

当改变FPGA（现场可编程门阵列）的功能时，不需要重新执行制造工艺，而是在RTL设计之后需要重新执行设计过程。具体地，在时序设计中，直到布置了逻辑元件以后，用于连接在逻辑元件之间的布线通道的长度才是清楚的。通常，由于布线通道路径的迂回量（roundabout amount）较大，所以与专用LSI和ASIC相比，FPGA的运算频率较低。因此，出现困难，使得FPGA的最大运算频率可以在每次重新设计FPGA时改变。而且，由于大通道区域需要耦合在逻辑元件之间，所以FPGA的芯片面积为专用LSI的几倍或十倍，则因此难以减小FPGA的成本。

处理器或DSP的功能改变在由软件执行的过程中是灵活可能的，并且一般的多功能性较高，使得大批量生产成为可能，并且成本通常较低。然而，与每一个寄存器单元的逻辑运算和积-和运算相比，处理器和DSP执行每一个位单元的计算的性能较差。而且，与专用LSI相比，很难获得执行复杂通信处理和高级图像处理的足够性能。为了增加性能，一般使用增加运算频率的方法。然而，出现困难，使得该方法导致电功耗增加。

对于DRP（动态可重构处理器）而言可以管理功能改变，使得与使用常规处理器的软件处理相比，DRP有利于执行高速处理。然而，用于在DRP的先前产品中提供逻辑重构单元的元件数量是16至1024，因此元件数量小于FPGA。因此，DRP具有灵活性方面的困难。而且，需要用于耦合在逻辑重构元件之间的相对较大布线通道区域。在一些情况下，用于经由布线通道耦合的布线的迂回量可以较大。因此，依照关键路径的信号的传输延迟较大，导致出现困难，使得与专用LSI相比，难以增大运算频率。而且，需要用于耦合在逻辑重构元件的配置存储器与逻辑重构元件之间的布线通道区域。因此，通常，面积大于专用LSI和ASIC。因此，出现困难，使得难以减小成本。

[现有技术文献]

[专利文献]

[专利文献1]JP-A-2000-232162

[专利文献2]JP-A-2000-138579

[专利文献3]JP-A-H09-74351

[专利文献4]JP-A-H05-74935

发明内容

[待由发明解决的目标]

在常规集成电路中，以下困难出现在一些情况下。

（1）专用LSI，其要求重新设计以及根据功能改变的要求而改变半导体制造工艺，尽管获得了高吞吐量。

（2）FPGA，其具有关于运算频率和成本的困难，尽管不需要在每种应用中改变半导体制造工艺。

（3）处理器和DSP，其具有关于每一个位单元的运算效率、吞吐量和电功耗的困难，尽管处理器和DSP具有一般的多功能性并且能够灵活地管理功能改变。

（4）DRP，其具有关于灵活性和运算频率的困难，尽管DRP能够灵活地管理功能室（function chamber）。

上述装置分别具有关于逻辑元件的逻辑可变性、逻辑重构单元中的元件数量、运算频率、芯片面积、一般的多功能性、电功耗和成本的优点和缺点。因此，必须根据应用、开发成本和经营环境而适当地选择集成电路的产品类型。提供本发明以便解决上述困难。

[用于解决目标的方案]

本发明具有主要结构单元，该主要结构单元包括多个逻辑重构元件、多个用于分别定义逻辑重构元件的逻辑的逻辑配置的存储器元件、数据信号通道、存储器元件控制信号通道和信号端子。根据人工设计方法或使用CAD工具的设计方法将信号的传输延迟、电功耗和该单元的芯片面积最优化。因此，定义了具有逻辑重构能力的高密度叶单元（leaf cell）。以预定规则布置多个叶单元以便将叶单元之间的信号的连接通道面积最小化。以高密度集成的集成电路模块和通过将集成电路模块插入指令执行处理电路的数据总线中而能够改变指令集功能的可重构处理器经由总线接口电路分别与系统总线和局部总线耦合。然后，重写关于逻辑配置的存储器元件中的信息，从而提供了能够改变功能而不需要重新设计电路的集成电路。

[发明效果]