[实用新型]一种钟控异步先入先出FIFO存储器的写字线控制电路

说明书

技术领域

本实用新型涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器的写字线控制电路，用于集成电路芯片中不同时钟域间的数据缓冲。

背景技术

现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广泛的应用。异步通用FIFO具有两个独立的读写时钟，其传输数据使用一个时钟域将数据值依序写入FIFO缓存，再使用另一个时钟域，按照先入先出的顺序从FIFO中读出数据值，这两个时钟域相互独立且不相同。

不管是什么类型FIFO，其关键点是产生读，写地址和空、满的标志。通常一个好的FIFO设计，其基本要求是：写满而不溢出，能读空而不多读。因此，如何正确产生FIFO空、满标志，是异步FIFO设计成败的关键。设计FIFO存在着两大难点：一是如何同步异步信号，消除触发器产生亚稳态的问题；二是如何正确的设计空满以及近空满等信号的产生电路。为了避免亚稳态，通常采用以下方法：①对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只变化一位，采用格雷码可以有效地减少亚稳态的产生。②采用触发器来同步异步输入信号。空满标志的产生是FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。一般做法是采用读写地址相比较来产生空满标志。当读写地址的差值等于一个预设值的时候，空/满信号被置位。这种实现方法逻辑简单，但它是减法器形成的一个比较大的组合逻辑，因而限制了FIFO的速度。

典型的异步FIFO的结构如图1所示。读地址是由读时钟触发的读地址控制模块产生，而写地址是由写时钟触发的写地址控制模块产生，要产生FIFO的空满标志，处于不同的时钟域的读写地址必须进行比较。为了降低亚稳态的风险，二进制码读写地址需转换成格雷码，这个过程由格雷码转化模块完成。转换后的读写地址格雷码在空满信号产生模块中通过触发器同步，同步后的读写地址格雷码再还原成二进制码进行比较，产生空满信号。

采用上述方法实现的异步FIFO有以下缺点：

1.二进制和格雷码的互相转换增加了硬件复杂度；

2.在对读写地址进行比较时，常采用减法运算，这也增加了硬件复杂度，同时增加了电路的延时。

发明内容

本实用新型的目的在于避免上述技术的不足，提供一种钟控异步FIFO存储器，以降低电路的复杂度，避免使用减法运算器，提高电路的速度。