[实用新型]一种钟控异步先入先出FIFO存储器的写字线控制电路

权利要求书

1.一种钟控异步先入先出FIFO存储器的写字线控制电路，包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，其特征是：所述的写字线控制单元，包含第一寄存器链D1和第一组与门A1；第一寄存器链由第一寄存器D10、第二寄存器D11、第三寄存器D12和第三寄存器D13首尾相连构成，第一组与门A1由第一与门A10、第二与门A11、第三与门A12和第四与门A13构成；第一寄存器D10的输出连接至第二寄存器D11的数据输入端，第二寄存器D11的输出连接至第三寄存器D12的数据输入端，第三寄存器D12的输出连接至第四寄存器D13的数据输入端，第四寄存器D13的输出连接至第一寄存器D10的数据输入端；外部输入写时钟信号wclk经过非门I00反相后和外部输入写使能wen信号经过与门A00相与生成写门控时钟信号wclk_gated；写门控时钟信号wclk_gated分别连接至第一寄存器D10、第二寄存器D11、第三寄存器D12和第四寄存器D13的时钟输入端；写门控时钟信号wclk_gated经过非门I01反相后连接至锁存器L10的数据输入端，写时钟wclk信号连接至锁存器L10的使能端；锁存器L10的输出和写使能wen信号经过与门A01相与生成写字线使能信号wwlen；写字线使能信号wwlen和第一寄存器D10的输出经过第一与门A10相与后的输出连接至SRAM的写字线wwl0，写字线使能信号wwlen和第二寄存器D11的输出经过与门A11相与后的输出连接至SRAM的写字线wwl1，写字线使能信号wwlen和第三寄存器D12的输出经过与门A12相与后的输出连接至SRAM的写字线wwl2，写字线使能信号wwlen和第四寄存器D13的输出经过与门A13相与后的输出连接至SRAM的写字线wwl3。

2.根据权利要求1所述的一种钟控异步先入先出FIFO存储器的写字线控制电路，其特征是：所述的SRAM的写字线控制单元分两路，一路与双端口随机静态存储器SRAM的写字线控端电连接，另一路与标志单元输入端电连接；SRAM的读格雷码转换单元分两路，一路与双端口随机静态存储器SRAM的读字线控端电连接，另一路与标志单元另一输入端电连接；标志单元分别与满产生逻辑单元输入端电连接，另一路与空产生逻辑单元输入端电连接。

3.根据权利要求1所述的一种钟控异步先入先出FIFO存储器的写字线控制电路，其特征是：所述的读字线控制单元，包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门I02反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。读门控时钟信号rclk_gated分别连接至第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23的时钟输入端；读使能信号ren和第五寄存器D20的输出经过第五与门A20相与后的输出连接至SRAM的读字线rwl0，读使能信号ren和第六寄存器D21的输出经过第六与门A21相与后的输出连接至SRAM的读字线rwl1，读使能信号ren和第七寄存器D22的输出经过第七与门A22相与后的输出连接至SRAM的读字线rwl2，读使能信号ren和第八寄存器D23的输出经过第八与门A23相与后的输出连接至SRAM的读字线rwl3。

4.根据权利要求1所述的一种钟控异步先入先出FIFO存储器的写字线控制电路，其特征是：读字线控制单元还包括一组32个寄存器D0，SRAM的读出数据线连接至这32个寄存器D0，读门控时钟信号rclk_gated连接至这32个寄存器D0的时钟输入端，这32个寄存器D0的输出即为外部输出data_out。

5.根据权利要求1所述的一种钟控异步先入先出FIFO存储器的写字线控制电路，其特征是：所述的标志位单元包括四个标志位，第一标志位、第二标志位、第三标志位和第四标志位；其中：