[实用新型]低栅漏电容的沟槽MOS器件

说明书

技术领域

本实用新型涉及功率MOS场效应管器件及其制造方法，特别涉及一种低栅漏电容的沟槽MOS场效应管器件。 

背景技术

沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载。随着用电效率要求提高，以及设备小型化要求，沟槽MOS器件需要在更高开关频率下工作，随之而来的器件高开关损耗变得无法接受。造成开关损耗的主要原因是MOS器件栅极与漏极间存在寄生电容Cgd，MOS器件开关动作中，由于寄生电容Cgd的存在，造成流经源漏极的电流信号和源漏电压信号间产生相位差，引起功率损耗;同时，驱动MOS器件开关需要对Cgd重复充电和放电，引起功率损耗。另外，存在于器件漏极的电压尖峰信号可通过Cgd藕合至器件栅极，栅极上产生的藕合电压信号的大小与栅漏电容Cgd和栅源电容Cgs的比值（Cgd/Cgs）成正比；一旦藕合电压信号高于器件阈值电压，导致器件误开启，可以引起器件损坏甚至设备烧毁的事故。可见，降低Cgd具有十分重要的意义。 

制作沟槽MOS器件的硅片通常由第一导电类型重掺杂的衬底和第一导电类型轻掺杂的外延层构成。MOS漏极位于硅片底而高掺杂部分。MOS栅极由垂直硅片表面延伸入外延层中的一系列沟槽构成，沟槽侧壁被位于外延层中的第二导电类型的阱层包围，阱层的底部高于沟槽底部。MOS源极由位于硅片表面阱层中包围着沟槽的第一导电类型重掺杂的区域构成。寄生电容Cgd存在于沟槽底部未被阱层包围的区域。而栅极与源极交叠部分构成的寄生电容则是栅源电容Cgs的主要组成部分。 

美国专利US 7,492,005B2披露了一种可减小Cgd的沟槽MOS器件结构及制造方法，其实施例的器件结构如图1所示（图1相当于美国专利的图3L）。从该图中可以看出，在外延层205中，存在有沟槽，沟槽表面覆盖有栅氧化层240，沟槽内填充有导电多晶硅250，构成栅结构。栅沟槽之间的外延层中存在阱260包围着栅沟槽。阱260中靠近外延层上表面存在有重掺杂区域270包围着栅沟槽，构成源结构。位于外延层中未被阱包围的的栅沟槽底部被一圆形洞230包围，圆形洞横向尺寸大于栅沟槽开口尺寸，圆形洞表面覆盖有氧化层220，圆形洞内填充有导电多晶硅，该导电多晶硅连接沟槽MOS器件源极。栅沟槽延伸入圆形洞内填充的导电多晶硅中，并通过栅氧化层240实现电隔离。通过在栅沟 槽底部引入连接源极的区域，减小了栅漏寄生电容Cgd，稍许增大了栅源电容Cgs，从而减小了该器件在高速开关动作时的开关损耗，并降低了器件误开启的概率。然而，这种结构设计所暴露出来的弱点是： 

1、栅沟槽底部的栅氧化层是由填充于圆形洞中的导电多晶硅氧化生长而成，该氧化层的致密度和厚度均匀性差于单晶硅上生长的氧化层，影响器件性能和器件可靠性； 

2、栅沟槽刻蚀采用时间调制方式，栅沟槽深度由圆形洞中填充的导电多晶硅的刻蚀量决定，刻蚀工艺难控制，栅沟槽深度一致性低。虽然由于圆形洞结构的存在，栅沟槽深度不一致不会引起Cgd不一致，但是会引起Cgs差异，导致Cgd/Cgs的一致性变差，影响器件抑制误开启能力。 

为此，如何克服上述不足，并进一步优化沟槽MOS器件性能和提高器件可靠性是本实用新型研究的课题。 

发明内容

本实用新型的目的是提供一种低栅漏电容的沟槽MOS器件，此器件及其制造方法有效减小了栅漏寄生电容，从而有效减小了器件工作时候的开关损耗；同时显著增强了器件开关工作状态下抑制误开启的能力。 

为达到上述目的，本实用新型采用的技术方案是：一种低栅漏电容的沟槽MOS器件，该器件的有源区由若干个并联排列的沟槽MOS单胞构成；在有源区截面上，每个沟槽MOS单胞包括位于硅片背面的第一导电类型重掺杂的漏极区，位于所述漏极区上方的第一导电类型轻掺杂的外延层；位于所述外延层内上部的第二导电类型的阱层；穿过所述阱层并延伸至外延层内的沟槽；在所述阱层上部内且位于所述沟槽周边第一导电类型重掺杂的第一源极区；