[实用新型]数模混合模式时钟占空比校准电路

说明书

技术领域

本实用新型适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据存储器，流水线型处理器等，属于占空比校准电路设计的技术领域。

背景技术

随着集成电路工艺的不断进步，芯片的工作速度不断的提高，并且已经开始广泛采用诸如双数据速率（Double Data Rate，DDR）、流水线（Pipeline）等技术来获取更大的数据吞吐率，这要求更为严格的时序精度，也即意味着对系统时钟的性能要求也更高，其中一个重要的性能指标就是时钟的占空比。一个50%占空比的时钟对于数据的传播最为有利，而对于采用双数据率、流水线工作方式的系统来说，50%的占空比能确保数据在传输过程中正确地建立和保持，保证系统正常稳定地工作。

在实际的应用中，系统的时钟往往通过锁相环（PLL）或者延迟锁相环（DLL）来产生，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证50%的占空比。另外，在时钟的传播过程中，由于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。

目前占空比校准方式主要分为两类：模拟方式和数字方式。模拟方式一般而言可以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度（PVT）变化影响明显的缺点。纯数字方式的占空比校准可以做到快速建立、绝对稳定，以及PVT偏差影响不明显等优良特性。但由于数字方式受到最小延迟单元的限制，校准精度存在着离散性，往往不能获得精确地校准结果。而将两者结合起来可以实现快速建立和高校正精度。

发明内容

技术问题：本实用新型的目的是提供一种能够解决上述背景中提到的技术问题的数模混合模式时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。

技术方案：为解决上述技术问题，本实用新型提出一种数模混合模式时钟占空比校准电路，该电路包括脉冲发生器、半周期延迟线、RS触发器、单端到差分转换电路、数模混合电荷泵和误差放大器；其中，

脉冲发生器的输入端接待校准的原始输入时钟信号；脉冲发生器的输出端信号为缓冲后的输入时钟脉冲信号，该信号同时连接至半周期延迟线的时钟输入端和RS触发器位输入端；半周期延迟线的输出端信号即半周期延迟时钟脉冲信号接RS触发器的复位输入端；RS触发器的输出端处信号即为校准后的时钟信号；该校准后的时钟信号输入至单端到差分转换电路的输入端；单端到差分转换电路输出端的输出信号为差分时钟正信号、差分时钟负信号；该差分时钟正信号、差分时钟负信号分别接至数模混合电荷泵的同名输入端，在数模混合电荷泵的第一输出端、第二输出端间产生差分电压；该差分电压输入至误差放大器的差分输入端，误差放大器的输出端为占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线的延迟时间控制输入端。

优选的，所述半周期延迟线HCDL由一个基本延迟单元和一至若干级半周期延迟线单元依次串联而成；其中，基本延迟单元的第一信号输入端即正向延迟线输入端接半周期延迟线输入端的输入时钟信号，基本延迟单元的第二信号输入端接高电平，基本延迟单元DLY的使能端接高电平，基本延迟单元的控制信号输入端接低电平，基本延迟单元的输出端接第一级半周期延迟线单元的第一信号输入端，第一级半周期延迟线单元的第二信号输入端即延迟线使能输入端接高电平，第一级半周期延迟线单元的第四信号输入端即边沿检测输入端接地，第一级半周期延迟线单元的第三信号输出端即反向延迟线的输出端，也即半周期延迟线的输出端；此后各级半周期延迟线单元的第一信号输入端即正向延迟线输入端接前一级半周期延迟线单元的第一信号输出端即正向延迟线输出端，第二信号输入端即延迟线使能输入端接前一级的第二信号输出端即延迟线使能输出端，第三信号输出端即反向延迟线输出端接前一级的第三信号输入端即反向延迟线输入端；最后一级半周期延迟线单元的第三信号输入端即反向延迟线输入端接低电平；各级半周期延迟单元的第五信号输入端即控制信号输入端与基本延迟单元的同名端口相接并接半周期延迟线的延迟时间控制输入端；除第一级外的各级半周期延迟线单元的第四信号输入端即边沿检测输入端接半周期延迟线输入端的输入时钟脉冲信号；半周期延迟线单元中上文未提及的信号输入和输出端悬空。