[实用新型]数模混合模式时钟占空比校准电路

权利要求书

1.一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（1）、半周期延迟线（2）、RS触发器（3）、单端到差分转换电路（4）、数模混合电荷泵（5）和误差放大器（6）；其中，

脉冲发生器（1）的输入端接待校准的原始输入时钟信号（CKI）；脉冲发生器（1）的输出端信号为缓冲后的输入时钟脉冲信号（CKB），该信号同时连接至半周期延迟线（2）的时钟输入端和RS触发器（3）的置位输入端（S）；半周期延迟线（2）的输出端信号即半周期延迟时钟脉冲信号（CKD）接RS触发器（3）的复位输入端（R）；RS触发器（3）的输出端（Q）处信号即为校准后的时钟信号（CKG）；该校准后的时钟信号（CKG）输入至单端到差分转换电路（4）的输入端；单端到差分转换电路（4）输出端的输出信号为差分时钟正信号（CKO+）、差分时钟负信号（CKO-）；该差分时钟正信号（CKO+）、差分时钟负信号（CKO-）分别接至数模混合电荷泵（5）的同名输入端，在数模混合电荷泵的第一输出端（FP）、第二输出端（FN）间产生差分电压；该差分电压输入至误差放大器（6）的差分输入端，误差放大器（6）的输出端为占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线（2）的延迟时间控制输入端(VCR)。

2.根据权利要求1所述的数模混合模式时钟占空比校准电路，其特征在于：所述半周期延迟线（2）由一个基本延迟单元（2-2）和一至若干级半周期延迟线单元（2-1）依次串联而成；其中，基本延迟单元（2-2）的第一信号输入端（IN1）即正向延迟线输入端接半周期延迟线（2）输入端的输入时钟信号（CKB），基本延迟单元（2-2）的第二信号输入端（IN2）接高电平，基本延迟单元（2-2）的使能端（EN）接高电平，基本延迟单元（2-2）的控制信号输入端（VC）接低电平，基本延迟单元（2-2）的输出端（OUT）接第一级半周期延迟线单元（2-1）的第一信号输入端（FDI），第一级半周期延迟线单元（2-1）的第二信号输入端即延迟线使能输入端（EDI）接高电平，第一级半周期延迟线单元（2-1）的第四信号输入端即边沿检测输入端（CI）接地，第一级半周期延迟线单元（2-1）的第三信号输出端即反向延迟线的输出端（BDO），也即半周期延迟线（2）的输出端；此后各级半周期延迟线单元（2-1）的第一信号输入端即正向延迟线输入端（FDI）接前一级半周期延迟线单元（2-1）的第一信号输出端即正向延迟线输出端（FDO），第二信号输入端即延迟线使能输入端（EDI）接前一级的第二信号输出端即延迟线使能输出端（EDO），第三信号输出端即反向延迟线输出端（BDO）接前一级的第三信号输入端即反向延迟线输入端（BDI）；最后一级半周期延迟线单元（2-1）的第三信号输入端即反向延迟线输入端（BDI）接低电平；各级半周期延迟单元（2-1）的第五信号输入端即控制信号输入端（VC）与基本延迟单元（2-2）的同名端口相接并接半周期延迟线（2）的延迟时间控制输入端(VCR)；除第一级外的各级半周期延迟线单元（2-1）的第四信号输入端即边沿检测输入端（CI）接半周期延迟线（2）输入端的输入时钟脉冲信号（CKB）；半周期延迟线单元（2-1）中上文未提及的信号输入和输出端悬空。

3.根据权利要求2所述的数模混合模式时钟占空比校准电路，其特征在于：所述的半周期延迟线中（2）的基本延迟单元（2-2）使用一个控制电压控制的压控电流不饱和型反相器来实现延迟时间连续可调；该基本延迟单元（2-2）采用边沿触发自动刷新的动态结构，所产生的正脉冲宽度恒定。

4.根据权利要求1所述的数模混合模式时钟占空比校准电路，其特征在于：数模混合电荷泵（5）和误差放大器（6）构成了模拟闭环微调电路；所述数模混合电荷泵（5）采用自偏置结构，该数模混合电荷泵（5）将差分时钟正信号（CKO+）、差分时钟负信号（CKO-）的占空比偏差转化成数模混合电荷泵（5）的第一输出端（FP）、第二输出端（FN）的差分输出电压；误差放大器（6）由一个NMOS输入单级跨导放大器和一个PMOS输入单级跨导放大器并联而成互补放大器，该误差放大器（6）将数模混合电荷泵（5）差分输出电压放大，并将差分输入转化为单端输出控制电压，该输出控制电压反馈至半周期延迟线（2）的延迟时间控制输入端（VCR），对半周期延迟线的延迟时间微调。