[发明专利]提高BCH纠错速度的方法及其固态硬盘

说明书

技术领域

本发明涉及存储技术领域，尤其涉及一种提高BCH纠错速度的方法及其固态硬盘。

背景技术

目前，应用于固体硬盘的纠错算法主要是BCH(霍勒斯二进代码)纠错算法，BCH纠错算法在编码和译码伴随式计算过程均需要使用LFSR(Linear Feedback Shift Register，线性反馈移位寄存器)实现求余运算。随着BCH码长的增加，求余运算的除数通常很长，尤其是编码过程的求余运算，需要使用很长的LFSR实现，LFSR中寄存器的个数由除数决定。为了提高带宽，通常会采用展开的方法实现并行的LFSR。LFSR越长，展开后并行的LFSR结构的关键路径会越长，其最大工作频率就会降低，导致BCH纠错电路的速度下降。

参见图1，该现有的长的LFSR结构图中表示有限域乘法器，表示有限域加法器。该图1表示的LFSR实现BCH编码。以2KB数据，纠错64比特为例，LFSR中寄存器个数为960，分别有960个逻辑运算单元有限域乘法器和加法器。并行展开后，逻辑运算单元个数将变成并行展开次数的倍数，如此长的LFSR展开后的关键路径会变得更长。缩短关键路径的通常办法是在关键路径的中间插入寄存器，然而对于LFSR，插入寄存器会改变LFSR本身的意义，改变其基本功能。该LFSR结构每个异或逻辑运算节点之间都有一个寄存器，并行展开后同类节点之间也只有一个寄存器，因此展开次数越多，最终的关键路径越长，导致LFSR的工作频率越低。

图2A和图2B所示的是现有的一种BCH纠错算法的并行的实现方法，利用该方法并行实现LFSR后，能够并行处理多比特数据，但是逻辑单元成并行次数增加。因此，其关键路径变长得厉害。这些都是当前固体硬盘中所采用的BCH实现方法，这些方法实现的BCH的编码译码LFSR，由于关键路径很长，导致工作频率下降，带宽下降，降低BCH纠错速度。

综上可知，现有的BCH纠错技术在实际使用上，显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种提高BCH纠错速度的方法及其固态硬盘，以提高BCH纠错速度及固态硬盘的读写性能。

为了实现上述目的，本发明提供一种提高BCH纠错速度的方法，其特征在于，所述方法包括如下步骤：

将在BCH纠错算法中的编码和/或译码过程中的每个长的线性反馈移位寄存器拆分成多个第一短的线性反馈移位寄存器；

将所述多个第一短的线性反馈移位寄存器进行级联。

根据所述的方法，在所述将在BCH纠错算法中的编码和/或译码过程中的每个长的线性反馈移位寄存器拆分成多个第一短的线性反馈移位寄存器的步骤之后还包括：

切断所述多个第一短的线性反馈移位寄存器之间的时序路径。

根据所述的方法，所述多个第一短的线性反馈移位寄存器等长。

根据所述的方法，所述多个第一短的线性反馈移位寄存器长度与所述编码和/或译码过程中有限域参数的大小相同。

根据所述的方法，所述每个第一短的线性反馈移位寄存器的返回输入端设置有寄存器。

本发明还提供了一种固态硬盘，所述固态硬盘包括：

多个第一短的线性反馈移位寄存器，所述多个第一短的线性反馈移位寄存器等效于在BCH纠错算法中的编码和/或译码过程中的每个长的线性反馈移位寄存器拆分而成的多个第二短的线性反馈移位寄存器；并且所述多个第一短的线性反馈移位寄存器级联。

根据所述的固态硬盘，所述多个短的第一线性反馈移位寄存器之间的时序路径为断路。

根据所述的固态硬盘，所述多个短的第一线性反馈移位寄存器等长。

根据所述的固态硬盘，所述多个第一短的线性反馈移位寄存器长度与所述编码和/或译码过程中有限域参数的大小相同。

根据所述的固态硬盘，所述每个第一短的线性反馈移位寄存器的返回输入端设置有寄存器。

本发明通过将在BCH纠错算法中的编码和/或译码过程中的每个长的线性反馈移位寄存器拆分成多个短的线性反馈移位寄存器；并将所述多个短的线性反馈移位寄存器进行级联。在同样条件下通过硬件的提速实现性能的提升，并没有增加过多的额外逻辑，提高LFSR工作频率，从而提高BCH纠错电路的工作速度；降低纠错过程的延迟，提升了固体硬盘的读写性能。

附图说明

图1是现有技术中长的线性反馈移位寄存器的结构示意图；

图2A是现有技术中长的线性反馈移位寄存器的展开前示意图；