[发明专利]一种高效读取的串行Flash缓冲器控制电路

说明书

技术领域

本发明涉及于一种闪存控制技术，尤其是一种用于高速读取数据或直接运行代码的串行Flash缓冲器控制电路。

背景技术

在现有系统设计中，存储控制方案是必须考虑的部分。传统的SRAM技术访问速度可以达到非常高的水平，但问题是数据没办法保存下来，一旦断电所有数据都将丢失。对于一个稳定成熟的系统来说，数据（代码）的保存是必须的。解决这个问题的技术目前基本有两种，一种是ROM技术，一种是Flash技术。ROM能很好的保存代码，而且访问速率也很高，但存在一个缺点，对于那些只能烧写一次的ROM，代码一旦烧写就不能再修改。另一种是Flash技术，它很好的解决了在线擦写的需求，而且并行Flash的访问速率相当快了，但随着现代芯片工艺尺寸的急速减小，65nm、40nm已经变得很常见了，20nm、15nm也开始面市，而Flash制造工艺却跟不上芯片小尺寸工艺的需求，导致Flash没法随晶片集成在一起。如果采用片外并行Flash，那将导致芯片必须提供大量用于访问并行Flash的Pad，对于低功耗小面积的设计，往往其Pad数量会超过芯片所有其它Pad之和，这是系统设计者难以接受的；如果采用片外串行Flash，虽然Pad的数量可以减下来，但访问速率遇到了瓶颈，因为一般这种串行接口（经常是SPI）受其本身协议限制和串行的原因，通讯效率非常低，不适合代码的直接运行。

发明内容

本发明的目的是提供一种能够在串行Flash上直接运行代码的高效率的缓存器控制电路，解决传统串行Flash访问效率不高，难以直接运行代码的问题。

本发明提供一种高效读取的串行Flash缓冲器控制电路，包括缓冲器模块，用于Flash数据的预读取和缓存，所述控制电路还包括：地址命中算法逻辑模块，用于判断处理器访问的数据是否存在于缓冲器模块内；数据有效算法逻辑模块，用于判断缓冲器模块中数据是否有效。

更进一步，所述缓冲器控制电路，还有一个用于对串行Flash进行连续读操作的访问控制电路模块。

更进一步，所述缓冲器模块中每个字节单元具有相应的数据有效标志位。

更进一步，所述地址命中算法逻辑模块包括地址实命中算法和地址虚命中算法。

更进一步，所述数据有效算法逻辑模块用于计算数据是否有效，并写入所述数据有效标志位。

更进一步，所述串行Flash缓冲器控制电路所在地址被所述处理器设为Cache工作区。

更进一步，所述缓冲器模块从所述串行Flash连续预读取和缓存数据后，所述处理器向所述串行Flash缓冲器控制电路发起读操作，首先由所述地址命中算法逻辑模块中所述地址实命中算法判断所述读操作需要的数据是否实命中，是则直接从所述缓冲器模块读取数据，完成所述读操作；否则，继续由所述地址虚命中算法判断所述读操作需要的数据是否虚命中，是则等待数据有效后即返回，否则由所述缓冲器模块从所述串行Flash连续读取并返回所述处理器，由所述数据有效算法逻辑模块对所述缓冲器模块中数据进行有效性判断和标记。

采用本发明的技术方案后，解决传统串行Flash访问效率不高，难以直接运行代码的问题，且节省了RAM和Pad额外的开销，从而降低了芯片设计成本。

 

附图说明

图1是本发明实施例的结构示意图；

图2是本发明实施例中缓冲器模块结构示意图；

图3是本发明实施例读取操作流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1是本发明实施例的结构示意图，在本实施中，串行Flash缓冲器控制电路包括，地址命中算法逻辑模块101，用于判断处理器访问的数据是否存在于缓冲器模块内；数据有效算法逻辑模块102，用于判断缓冲器模块中数据是否有效；缓冲器模块103，用于Flash数据的预读取和缓存；缓冲器模块到串行Flash的访问控制电路104，用于对串行Flash进行连续读操作。