[发明专利]一种铜阻挡层制作方法

说明书

技术领域

本发明涉及一种半导体制造方法，特别涉及一种铜阻挡层制作方法。

背景技术

随着半导体制造工艺的发展，半导体芯片的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。金属互连层将半导体器件相互连接实现半导体器件之间的信号传输，形成半导体电路。所述金属互连层是由高密度的金属互连线和所述金属互连线之间的层间介质(Inter-Layer Dielectric，ILD)共同组成。在大规模集成电路(VLSI)和超大规模集成电路(ULSI)的制造中，在半导体器件的上方会制作多个金属互连层，其制作工艺也称为多层互连技术。多层互连技术制作的金属互连线长度已远远超过了半导体器件尺寸，半导体电路的信号传输速率取决于金属互连层的寄生电阻(Parasitic Resistance，R)与寄生电容(Parasitic Capacitance，C)两者乘积，也就是金属互连层的电阻电容延迟(Resistance Capacitance Delay，RC Delay)，该现象使得半导体电路的信号传输速率下降，降低半导体器件的工作速度。其中，寄生电阻问题在于金属铝作为金属互连线的电阻大，因此必须使用低电阻、高传导率的材料作为金属互连线。现有技术中，普遍采用金属铜取代金属铝作为金属互连线，称为铜互连线，因为金属铜比金属铝有更高的传导性、更低的电阻，可以解决寄生电阻问题。

寄生电容与ILD的介电常数k成正比，当k越小，寄生电容就越小。半导体工艺中一直作为ILD的二氧化硅(SiO₂)的介电常数约为3.9～4.5。随着半导体工艺的不断进步，二氧化硅逐渐接近应用极限，为了减小通过金属互连线传输的电流相互作用引发的半导体器件相互间的信号干扰，提升半导体电路的信号传输速度和半导体器件的工作速度，开始用低介电常数的ILD(low-k ILD)取代传统二氧化硅的ILD。降低ILD介电常数之法有两种：①采用价电子紧密束缚的材料；②采用带有大量空洞的多孔薄膜，例如：多孔SiCO。现有技术普遍采用二氧化硅中掺杂碳原子的方法，增大二氧化硅原子间空隙，使二氧化硅的晶格结构变得疏松，将其介电常数降低到3以下，或者用介电常数小于3的黑钻石(BD)作为low-k ILD。

现有技术中采用low-k ILD和铜互连线的金属互连层的制作方法称为铜互连工艺，因为金属铜不易于干法刻蚀，所以不能使用传统的布线技术，目前的铜互连工艺普遍采用嵌入式工艺，也就是双大马士革的工艺。用于铜互连的双大马士革工艺一般分为两种：一种是先做通孔，再做沟槽(Via first)；还有一种是先做沟槽，后形成通孔(Line First)。虽然金属铜的电阻率低，但是受限于其材料本身的限制，使得它在超大规模集成电路上的应用，直到因CMP技术的突破才变得明朗。铜互连工艺将铜应用在超大规模集成电路的困难主要是因为：1、铜的卤化物的蒸汽压不够高，因此不易以现有的于法刻蚀技术来进行铜互连图形的定义；2、铜的氧化不像铝会有自我限制(Self-limiting)，因此如果处理不当，将使整条铜互连线氧化为氧化铜(CuO)。铜污染一直是超大规模集成电路的一个重要课题。3、利用铜的化学机械研磨(CMP)技术，采用双大马士革来进行铜互连的实现。对于第二和第三点困难，则必须使用能够阻挡铜原子扩散，且能防止铜表面氧化的阻挡层(Barrier Layer)。

下面我们以via First双大马士革工艺为例，简单介绍多层互连技术。结合图2～9对如图1所示的via first多层互连工艺流程流程图进行介绍，现有技术中via first多层互连工艺流程包括以下步骤：

步骤101，图2为现有技术中金属互连方法的步骤101的剖面结构示意图，如图2所示，在第一金属互连层之上沉积层间介质；

其中，第一金属互连层为铜互连线，在此，仅以第一金属互连层为例对现有技术中的金属互连方法进行说明，所示第一金属互连层在实际应用中可为任意一层金属互连层。层间介质是低介电常数(1ow-k)材料，例如：SiC。

步骤102，图3为现有技术中金属互连方法的步骤102的剖面结构示意图，如图3所示，在层间介质之上涂覆第一光阻胶(PR)，并对第一PR进行曝光、显影，从而形成第一光刻图案；

其中，第一光刻图案用来定义后续步骤中的通孔(via)的开口宽度。

在实际应用中，在第一PR之下还涂覆有底部抗反射涂层(BARC)。

步骤103，图4为现有技术中金属互连方法的步骤103的剖面结构示意图，如图4所示，按照第一光刻图案对层间介质进行部分刻蚀，从而形成部分通孔；