[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成气隙的方法。

背景技术

随着半导体器件特征尺寸的缩小，极大规模集成电路(VLSI)芯片的性能越来越受互连电容的制约。为了减小所述互连电容的影响以降低RC延迟和功耗，在低k介质层/铜金属互连工艺中集成一形成气隙的工艺是一种非常有效的解决办法。

传统的形成气隙的工艺步骤包括：首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上自下而上形成有层间介质层101和低k介质层102，在所述低k介质层102中形成有第一铜金属互连结构103，其中，所述第一铜金属互连结构103的顶部形成有覆盖层104，所述第一铜金属互连结构103由铜金属层和包围所述铜金属层的阻挡层所构成；接着，如图1B所示，在所述半导体衬底100上形成一金属层105，以覆盖所述铜金属互连结构103，然后，采用一光致抗蚀剂106图形化所述金属层105；接着，如图1C所示，采用干法蚀刻工艺蚀刻所述经图形化的金属层105，以在所述铜金属互连结构103之间形成一凹槽107；接着，如图1D所示，在所述半导体衬底上形成一层间介质层108，所述层间介质层108在所述凹槽107内具有较低的覆盖范围，从而在所述铜金属互连结构之间形成一气隙109；接着，如图1E所示，在所述层间介质层108中形成第二铜金属互连结构110。

采用上述工艺过程形成所述气隙时，由于堆叠的各层材料形成一复杂的结构，因而导致难以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，不能有效地减小所述互连电容的大小。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；在所述半导体衬底上形成一硅层；图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；对所述经氧化处理的硅层实施一离子注入；在所述半导体衬底上形成一层间介质层，以完全封住所述凹槽的顶部开口。

进一步，采用化学气相沉积工艺形成所述硅层。

进一步，所述硅层的的厚度为50-400埃。

进一步，采用干法蚀刻工艺实施所述蚀刻。

进一步，所述蚀刻过程在达到所述蚀刻停止层时终止。

进一步，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

进一步，所述离子注入的注入源为碳源或氮源。

进一步，采用化学气相沉积工艺形成所述层间介质层。

进一步，所述层间介质层的材料为具有低介电常数的材料。

本发明还提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；在所述半导体衬底上形成一硅层；图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；在所述半导体衬底上依次形成一蚀刻停止层和一层间介质层，以完全封住所述凹槽的顶部开口。

进一步，采用化学气相沉积工艺形成所述硅层。

进一步，所述硅层的的厚度为50-400埃。

进一步，采用干法蚀刻工艺实施所述蚀刻。

进一步，所述蚀刻过程在达到所述蚀刻停止层时终止。

进一步，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

进一步，采用化学气相沉积工艺依次形成所述蚀刻停止层和所述层间介质层。

进一步，所述蚀刻停止层的材料为碳氮化硅或碳氧化硅。

进一步，所述层间介质层的材料为具有低介电常数的材料。

根据本发明，可以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，从而有效地减小互连电容的大小；同时，通过其中采用的注入工艺还可以进一步降低所述层间介质层的k值。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为传统的形成气隙的工艺的各步骤的示意性剖面图；

图2A-图2E为本发明提出的形成气隙的方法的第一种实施例的各步骤的示意性剖面图；