[发明专利]降低层间介质层介电常数的方法

说明书

技术领域

本发明涉及半导体器件制造技术，特别涉及一种降低层间介质层介电常数的方法。

背景技术

目前，随着集成电路的不断发展，后段金属互连层的层数越来越密集，为了降低整个集成电路(IC)的电阻电容(RC)延迟，提高器件的电学性能，现有技术提供了一种降低层间介质层介电常数的方法：

步骤11、请参阅图1a，预先提供一半导体衬底100，所述半导体衬底100表面自下而上依次包括第一刻蚀终止层101和层间介质层(Inter-layer dielectric，ILD)102；对层间介质层102进行刻蚀，刻蚀停止在第一刻蚀终止层101上形成沟槽，并在沟槽内填充金属铜103形成当层金属互连层；层间介质层一般采用低介电常数(Low-K)绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)材料、未掺杂的硅酸盐玻璃(USG)或氟化玻璃(FSG)等；

步骤12、请参阅图1b，在形成的当层金属互连层表面沉积第二刻蚀终止层104；

步骤13、请参阅图1c，在第二刻蚀终止层104表面形成图案化的光阻胶层105，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；

其中，光阻胶层的开口一般选择在沟槽比较密集的区域。

步骤14、请参阅图1d，以图案化的光阻胶层105为掩膜，刻蚀第二刻蚀终止层104；

步骤15、请参阅图1e，以第二刻蚀终止层104为掩膜，刻蚀金属铜间的层间介质层102至第一刻蚀终止层101表面，在金属铜103间形成多个孔洞106。

孔洞内充满了空气，空气的介电常数为1，而FSG和USG的介电常数大于3，BD的介电常数为2.7～3，从介电常数的比较可以看出，孔洞的形成使得层间介质层的整体介电常数下降。需要注意的是，虽然上述方法达到了降低集成电路RC延迟的目的，但是对于关键尺寸(CD)较大的半导体器件来说，由于沟槽之间的间隔(space)较大，在后续沉积下层的刻蚀终止层及下层的层间介质层时，沉积层很容易落进孔洞内，造成孔洞的堵塞及沉积层的坍塌，以致无法进行后续工序。

因此，如何降低大尺寸器件的RC延迟成为业内需要解决的问题。

发明内容

有鉴于此，本发明解决的技术问题是：如何降低大尺寸器件的RC延迟。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种降低层间介质层介电常数的方法，应用于半导体器件的后段工艺中，该方法包括：预先提供一半导体衬底，所述半导体衬底表面自下而上依次包括第一刻蚀终止层和层间介质层；对层间介质层进行刻蚀，刻蚀停止在第一刻蚀终止层上形成沟槽，并在沟槽内填充金属铜形成当层金属互连层；该方法还包括：

在形成的当层金属互连层表面沉积第二刻蚀终止层；

在第二刻蚀终止层表面形成图案化的光阻胶层，所述图案化的光阻胶层的开口内包括预定区域金属铜及金属铜间的层间介质层；

以图案化的光阻胶层为掩膜，刻蚀第二刻蚀终止层；

以第二刻蚀终止层为掩膜，回刻金属铜间的层间介质层至预定深度；

在显露出的金属铜表面自动形成导电薄膜；

去除金属铜间的剩余层间介质层，在金属铜间形成多个孔洞。

在去除金属铜间的剩余层间介质层之后，该方法进一步包括依次沉积下层的刻蚀终止层和下层的层间介质层。

回刻深度为沟槽深度的1/5～1/2。

所述导电薄膜为化学电镀选择性淀积形成的钴钨磷化物CoWP，厚度为20～60纳米。

所述金属铜间的剩余层间介质层采用稀氢氟酸湿法去除。

所述层间介质层包括：黑金刚石BD、未掺杂的硅酸盐玻璃USG或者氟化玻璃FSG。

由上述的技术方案可见，本发明将当层金属互连层金属铜间的层间介质层先刻蚀预定深度，在显露出的金属铜表面覆盖导电薄膜后，再去除剩余金属铜间的剩余层间介质层，形成金属铜间的多个孔洞。对于大尺寸的半导体器件，金属铜间的space比较大，如果像现有技术那样，形成的金属铜间的孔洞也比较宽，而本发明导电薄膜具有一定的厚度，使金属铜间的孔洞上口变窄，起到支撑下层刻蚀终止层及下层层间介质层的作用，使得下层刻蚀终止层及下层层间介质层不至于坍塌到孔洞内。因此本发明在制作大尺寸半导体器件时也同样达到了降低RC的目的。

附图说明

图1a至图1e为现有技术降低层间介质层介电常数的方法的具体剖面示意图。