[发明专利]器件隔离结构及其制造方法

说明书

技术领域

本发明涉及一种半导体集成电路中的隔离结构及其制造方法，特别是涉及一种新型的器件隔离结构及其制造方法。

背景技术

在现代半导体器件制造工艺中，随着对器件性能要求的不断提升，为了实现更低功率，更高开关速率的MOS(Metal-Oxide-Semiconductor，金属-氧化物-半导体)结构，SOI(Silicon-on-insulator，绝缘衬底上的硅)不可避免的占领了高端小面积CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制造市场。

SOI技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。其中，SOI技术制程的具体过程如下：

SOI基底片制作需要两片硅单晶基片A、B，如图1(①)；并在A基片上生长一定厚度的SiO₂，如图1(②)；通过H⁺离子注入在A基片形成损伤层，如图1(③)；再通过清洗键合工艺将A、B基片键合在一起，如图1(④)；随后采用Smart Cut技术将键合后的基片分裂成两片A～、B～，如图1(⑤)；A～、B～基片再通过退火和CMP工艺处理，B～基片即形成SOI片，如图1(⑥)；而A～通过重新处理形成新的硅单晶基片，如图1(⑦)

因此，SOI技术制程存在制备复杂，成本高昂等缺点。

发明内容

本发明要解决的技术问题是提供一种新型器件隔离结构及其制造方法。该结构通过选择性外延实现隔离效果，可以降低工艺难度和成本。

为解决上述技术问题，本发明的新型器件隔离结构，包括：硅衬底，位于硅衬底上的第一隔离层和有源区，其中，有源区由注入的第二隔离层上生长的单晶硅所形成，第一隔离层和有源区间隔排列。

所述第一隔离层由介质层在硅衬底上淀积形成，其厚度可在0.1um-10um之间，并能通过光刻刻蚀等工艺开出硅窗口(即有源区窗口)；第二隔离层则通过注入工艺在硅窗口内注入有源区反型杂质形成。通过选择性外延工艺在硅窗口内形成符合器件相关要求，如厚度、电阻率、过渡区宽度的硅外延，至此形成两侧由介质层隔离，底部由反型耗尽层形成的全隔离结构。

所述第一隔离层为介质层SiO₂膜，厚度为0.1～10μm。

所述第二隔离层，其注入的离子是与MOS Well区(P Well或N Well)反型的离子，其注入剂量为1×10¹³～5×10¹⁷/cm²。其中，P well区注入的离子，包括：As、P、Sb；N well区注入的离子，包括：B、In、BF₂。

所述单晶硅的厚度为0.1～10μm。

另外，本发明还公开了一种新型器件隔离结构的制造方法，包括步骤：

(1)在硅衬底上制作完成第一隔离层的淀积；

(2)在第一隔离层上进行刻蚀，使硅衬底显露，形成有源区窗口；

(3)在有源区窗口注入与MOS Well区反型的离子，并退火修复，形成注入的第二隔离层；

(2)利用选择性外延生长，在有源区窗口内生成单晶硅。

所述步骤(2)中，第一隔离层刻蚀后，侧壁的形状，包括：直角、正倾斜、负倾斜。

所述步骤(3)中，注入能量为10～2Mev，可采用不同能量、剂量进行多次注入；退火温度为600～1200℃，时间为10～200min。

本发明通过选择性外延技术与注入技术结合，利用现有工艺，在一定区间的SiO₂厚度范围内，通过光刻显影以及刻蚀，形成所需有源区硅窗口，在窗口内进行注入，形成与MOS WELL区反型的耗尽层，并通过选择性外延淀积获得指定厚度的有源区优质单晶硅层，以更低成本，实现与SOI类似的全隔离结构。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是传统SOI结构示意图；

图2是本发明的结构示意图；

图3是本发明制造中的SiO₂淀积后示意图；

图4是本发明制造中的的SiO₂刻蚀后示意图；