[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体制造工艺的发展，半导体芯片的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制半导体电路速度的主要因素。

在传统的半导体工艺中，一方面，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为金属铜与金属铝相比具有较小的电阻值，采用金属铜互连线可提高半导体器件之间信号的传输速度。另一方面，低介电常数(Low K)或超低介电常数(ULK)绝缘材料被用作金属层间的介质层的主要成分，减小了金属层之间的寄生电容。

基于金属铜互连线和Low K或ULK的双大马士革(dual damascene)工艺得到广泛应用。双大马士革工艺的特点就是制造多层高密度的金属互连结构，在一定程度上克服了大电阻和寄生电容的问题，从而使半导体电路更高效。双大马士革结构包括通孔(via)和沟槽(trench)。

现有技术中形成双大马士革结构可以采用三种方法：先形成通孔再形成沟槽(即via-first工艺)、先形成沟槽再形成通孔(即trench-first工艺)、自对准工艺(即self-aligned工艺)。以下以via-first工艺为例进行说明。

如图1所示，提供半导体衬底10，在半导体衬底10上依次形成刻蚀阻挡层20、Low K或ULK的介质层30、硬掩模层40；

如图2所示，在硬掩模层40上形成光刻胶层，采用光刻工艺，形成与通孔相对应的光刻胶图案50；

如图3所示，以光刻胶图案50为掩模，刻蚀硬掩模层40，去除光刻胶图案50，且以刻蚀后的硬掩模层40为掩模，刻蚀介质层30和刻蚀阻挡层20至露出半导体衬底10；

如图4所示，在硬掩模层40上形成光刻胶层，采用光刻工艺，形成与沟槽相对应的光刻胶图案60；

如图5所示，以光刻胶图案60为掩模，刻蚀硬掩模层40，去除光刻胶图案60，且以刻蚀后的硬掩模层40为掩模，刻蚀部分介质层30以形成沟槽70b。沟槽70b和通孔70a构成双大马士革结构70。

如图6所示，在沟槽70b和通孔70a中填充铜金属，且进行平坦化处理，去除硬掩模层40，金属层的上表面与介质层30的上表面齐平。沟槽70b中的铜金属形成金属线80b，通孔70a中的铜金属形成接触插塞80a。

但是上述技术中存在以下问题：在采用干法刻蚀工艺刻蚀介质层30以形成沟槽70b的过程中，沟槽70b的深度不易精确控制，从而沟槽70b的深度不均匀，导致接触插塞80a和金属层80b的厚度分布不均匀，最终导致半导体器件的电阻分布不均匀，影响了半导体器件的稳定性和可靠性。

针对上述问题，现有技术提供了一种包括中间停止层的半导体器件，参考图7所示，其在接触插塞80b对应的介质层30a和金属线80a对应的介质层30b之间设置一层中间停止层90。所述中间停止层90的材料为介电常数为8.0的氮化硅。由于中间停止层90的介电常数很大，从而提高了整个介质层的介电常数，最终增大了金属层之间的寄生电容，不利于降低半导体器件的延迟时间。

更多关于双大马士革结构的技术可参考专利申请号为10183458的美国专利申请文件。

发明内容

本发明解决的问题是提供一种半导体器件及其制造方法，既可以保证半导体器件的电阻分布很均匀，又可以减小延迟时间，最终提高半导体器件的可靠性和稳定性。

为解决上述问题，本发明提供了一种半导体器件，包括：

半导体衬底；

依次位于所述半导体衬底上的刻蚀阻挡层、第一介质层、中间停止层和第二介质层，所述中间停止层具有致密的结构，且所述中间停止层的介电常数位于2.3～2.5；

被所述刻蚀阻挡层、第一介质层和中间停止层所包围的接触插塞；

被所述第二介质层所包围的金属线。

可选地，所述中间停止层的厚度范围包括：

可选地，所述中间停止层的材料包括：氮化硼。

可选地，所述第一介质层或所述第二介质层的材料为低K介质层或超低K介质层。

为了解决上述问题，本发明还提供了一种半导体器件的制造方法，包括：

提供半导体衬底；