[发明专利]功率晶体管组件及其制作方法

说明书

技术领域

本发明涉及一种功率晶体管组件及其制作方法，特别是涉及一种具有超级接口的沟槽型功率晶体管组件及其制作方法。

背景技术

在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少功率晶体管组件所消耗的功率。于导通电阻RDS(on)中，用于耐压的外延层所造成的电阻值所占的比例为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。因此发展出一种具有超级接口(super junction)的功率晶体管组件，以兼具高耐压能力以及低导通电阻。

请参考图1至图6，图1至图6绘示了制作公知具有超级接口的功率晶体管组件的方法示意图。如图1所示，首先，于一N型基材10上沉积一N型外延层12，且然后利用一第一掩模于N型外延层12上刻蚀出多个沟槽14。如图2所示，接着于各沟槽14内沉积一P型外延层16，使P型外延层16的上表面与N型外延层12的上表面切齐。如图3所示，随后于N型外延层12与P型外延层16上覆盖一绝缘层18。之后，利用一第二掩模于绝缘层18上形成多个栅极电极20，且栅极电极20设于N型外延层12上。如图4所示，以栅极电极20作为掩模对P型外延层16与N型外延层12进行一P型离子植入工艺，以于N型外延层12与P型外延层16中形成P型基体掺杂区22，并进行一热驱入工艺，以将P型基体掺杂区22延伸至与栅极电极20重叠。然后，利用一第三掩模进行一N型离子植入工艺，以于邻近各栅极电极20的各P型基体掺杂区22中形成二N型源极掺杂区24。如图5所示，接下来于栅极电极20与绝缘层18上依序覆盖一介电层26与一硼磷硅玻璃层28。然后，利用一第四掩模，对位于各P型基体掺杂区22上的介电层26、硼磷硅玻璃层28与绝缘层18进行一光刻工艺，以于各P型基体掺杂区22上分别形成一接触洞30，并暴露出P型基体掺杂区22。如图6所示，接着，进行一P型离子植入工艺，于各P型基体掺杂区22中形成一P型接触掺杂区32，并进行一热驱入工艺，使P型接触掺杂区32与各N型源极掺杂区24相接触。最后，于各接触洞30中填入接触插塞34，且于硼磷硅玻璃层28与接触插塞34上形成一源极金属层36，并于N型基材10下形成一漏极金属层38。各N型外延层12与各P型外延层16构成一垂直PN接面，亦即所谓超级接口。由上述可知，公知功率晶体管组件的制作方法需四道掩模来定义不同组件的图案。

尽管还有利用多次进行外延与离子植入工艺来形成超级接口，但因掩模的成本昂贵，所以当使用掩模的数量越多时，功率晶体管组件的制作成本亦会大幅增加，且增加制作功率晶体管组件的复杂度。有鉴于此，减少掩模的使用数量与降低制作功率晶体管组件的复杂度实为业界努力的目标。

发明内容

本发明的主要目的在于提供一种功率晶体管组件及其制作方法，以降低掩模的使用数量与降低制作功率晶体管组件的复杂度。

为达上述的目的，本发明提供一种功率晶体管组件，其包括一衬底、一外延层、一基体掺杂区、一掺质来源层、一漏极掺杂区、一第一绝缘层、一栅极结构、一第二绝缘层、一源极掺杂区以及一金属层。衬底具有一第一导电类型。外延层设于衬底上，且具有至少一穿孔贯穿外延层，其中外延层具有一第二导电类型。基体掺杂区设于外延层中，且具有第二导电类型。掺质来源层设于穿孔中。漏极掺杂区设于掺质来源层一侧的外延层中，并与基体掺杂区以及衬底相接触，且具有第一导电类型。第一绝缘层设于穿孔中的掺质来源层上。栅极结构设于穿孔中的第一绝缘层上。第二绝缘层设于穿孔中的栅极结构上。源极掺杂区设于漏极掺杂区上的基体掺杂区中，且具有第一导电类型，其中栅极结构位于源极掺杂区与漏极掺杂区之间，并与基体掺杂区相接触。金属层设于外延层上，且延伸至穿孔中，以与源极掺杂区相接触。