[发明专利]高速UDP数据流和网络协议流复接装置及方法

说明书

技术领域

本发明涉及高速UDP(用户数据包协议)数据流和网络协议流复接装置和方法，特别涉及基于SoPC(可编程片上系统)高速UDP数据流和网络协议流复接装置及方法。 

背景技术

随着技术成本的降低，千兆网的作用范畴开始超越网络主干网领域。它具备的高带宽以及网络兼容性使其在其他传输领域上也受到了广泛的关注。但是人们发现对一个千兆以太网数据流的处理，可以轻易消耗掉处理器的大部分处理能力，甚至全部用上也不够用，此时的CPU的主要工作是在响应中断，并做一些打包、拆包、差错校验等比较简单但比较耗时的I/O类操作，使其无法提供供有用的服务。 

为了解决上述问题，传统方法采用FPGA+CPU的解决方案，如Freescale的多款PowerPC芯片都自带了三速以太网控制器ETSEC，如MPC8314可以提供10/100/1000M三速的接口，需要外部的PHY芯片。每个ETSEC可以提供GMII，RGMII，MII，RMII等接口。根据某广播系统的需求即支持10M/100M/1000Mbps高速数据宽带传输和支持网口监控与监视，基于FPGA和MPC8314的高速数据网络传输和网络协议的复接器如图1所示。 

基于FPGA和MPC8314的高速数据网络传输和网络协议处理方案虽然能够解决千兆网传输和处理问题，但是具有以下缺点： 

(1)系统芯片众多，接口众多，硬件实现复杂度高，功耗高，成本高。 

(2)系统软件设计方面难度大，驱动程序较多。 

如何在众多的芯片解决方案中选择系统实现复杂度较低、成本较少、功耗较低的系统软硬件解决方案，成为一个亟待解决的问题。 

发明内容

为了克服现有技术的不足，本发明的目的在于提供一种基于SoPC的高速UDP数据流和网络协议流复接装置。 

本发明的另一目的在于提供一种上述复接装置的复接方法。 

本发明的目的通过以下技术方案实现： 

高速UDP数据流和网络协议流复接装置，包括Altera FPGA EP3C120(现场可编程门阵列)、SDRAM(同步动态随机存储器)、EPCS Flash(可擦除可编程可配置串行闪存)、PHY(物理层芯片)、电源模块和时钟；所述电源模块分别与Altera FPGAEP3C120、SDRAM、EPCS Flash、PHY连接；所述Altera FPGA EP3C120分别通过IO接口(输入输出接口)与SDRAM、EPCS Flash、PHY、时钟连接； 

所述Altera FPGA EP3C120包括软核处理器NIOS II、SDRAM控制器、EPCS Flash控制器、命令字存储器、RX SGDMA(接收分布式DMA)、TX SGDMA(发送分布式DMA)、复接器、错误适配器、三速MAC、UDP打包器、对齐填充器； 

所述软核处理器NIOS II分别与SDRAM控制器、EPCS Flash控制器、命令字存储器连接；所述RX SGDMA、TX SGDMA分别与命令字存储器连接；所述RX SGDMA、TX SGDMA分别与SDRAM控制器连接； 

所述三速MAC、RX SGDMA、SDRAM控制器、SDRAM依次连接，构成网络协议流接收通道； 

所述SGDMA、SDRAM控制器、TX SGDMA依次连接，构成网络协议流发送通道； 

所述UDP打包器、对齐填充器依次连接，构成高速UDP数据流通道； 

高速UDP数据流通道和网络协议流发送通道经复接器复接后依次经错误适配器、三速MAC连接到物理层PHY。 

所述SDRAM为MT48LCl6M16A2。 

所述EPCS Flash为EPCSl28。 

所述PHY为Marvell 88E1111。 

所述电源模块为TI PTH05050。 

高速UDP数据流和网络协议流复接装置的复接方法，包括以下步骤： 

(1)依次通过三速MAC、RX SGDMA、SDRAM控制器、SGDMA接收网络协议流； 

(2)接收到的网络协议流依次通过SGDMA、SDRAM控制器、TX SGDMA发送到复接器； 

(3)高速UDP数据流依次经UDP打包、对齐填充处理后传送到复接器； 

(4)复接器对高速UDP数据流和网络协议流进行复接后依次经错误适配 器、三速MAC传输到物理层PHY。 

所述网络协议流采用LwIP协议栈。