[发明专利]干法刻蚀第一金属层的方法

说明书

技术领域

本发明涉及半导体器件的制造技术，特别是涉及一种干法刻蚀第一金属层的方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸技术发展，工艺的复杂程度不断增加，对刻蚀工艺提出了更高的要求。

现有技术的刻蚀方法包括以下步骤：

在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层、金属硬掩膜层、底部抗反射层和光刻胶(PR)层；

然后，对光刻胶层进行图案化处理，即根据所需转印的图形对光刻胶层进行曝光和显影，得到图案化的光刻胶层；

以图案化的光刻胶层为掩膜，对底部抗反射层和金属硬掩膜层进行刻蚀，形成后续进行主刻蚀的刻蚀窗口；

进行主刻蚀工艺，即通过常用的干法刻蚀方式依次对上述的介电保护层和介电层进行刻蚀，刻蚀停止在刻蚀阻挡层；

进行过刻蚀工艺，去除刻蚀阻挡层，形成所需的金属线沟槽。

然而，由于第一层金属层和形成在其下层的层间介质层的接触点(contact)相连，同时又需要填入铜作为连通导线，在进行主刻蚀工艺时，现有技术采用CF₄、CHF₃、A_r和O₂作为刻蚀气体，有可能发生刻蚀阻挡层刻穿(Punch Through)的现象，即已经在主刻蚀步骤把刻蚀阻挡层刻蚀掉了，使得在过刻蚀步骤造成层间介质层(ILD)的刻蚀损耗较多，形成层间介质层凹槽(ILD recess)，图1示出了通过现有技术的干法刻蚀方法形成的层间介质层凹槽(见虚线圈)，进而造成后续工艺流程产生铜空洞的缺陷，最终对所形成的半导体器件的电学性能造成极大的不利影响。

发明内容

本发明的目的在于提供一种干法刻蚀第一金属层的方法，以避免对刻蚀阻挡层的刻穿现象，从而减少对层间介质层的损耗，以降低铜空洞的缺陷。

为解决上述技术问题，本发明提供一种具有金属硬掩膜的铜金属层的干法刻蚀方法，该方法包括：

提供一半导体基底；

在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层，金属硬掩膜层、底部抗反射层和光刻胶(PR)层；

对光刻胶层进行图案化处理，形成图案化的光刻胶层；

以图案化的光刻胶层为掩膜，对底部抗反射层和金属硬掩膜层进行刻蚀，形成进行主刻蚀的刻蚀窗口；

对所述刻蚀窗口内的介电保护层和介电层进行干法刻蚀，所述干法刻蚀采用C₅F₈、A_r和O₂作为刻蚀气体，所述C₅F₈、A_r和O₂的流量比为2.2∶50∶1～3∶50∶1，以使刻蚀停止在刻蚀阻挡层；

对刻蚀阻挡层进行过刻蚀工艺，去除刻蚀阻挡层，形成第一层铜金属层沟槽。

作为优选，所述C₅F₈的流量为15sccm～21sccm

作为优选，所述A_r的流量为300sccm～350sccm。

作为优选，所述O₂的流量为5sccm～7sccm。

作为优选，所述对介电保护层和介电层进行干法刻蚀的时间为90～95s。

作为优选，所述对介电保护层和介电层的干法刻蚀在刻蚀反应腔内进行，所述刻蚀反应腔内的压力为90mt～100mt。

与现有技术相比，本发明在主刻蚀步骤中采用了C₅F₈、A_r和O₂作为干法刻蚀气体，通过选择气体的比例、流量及控制处理时间，使得刻蚀停止在刻蚀阻挡层，不对刻蚀阻挡层进行刻蚀，从而有效地避免了过刻蚀现象，提高半导体器件的性能。

附图说明

图1为现有技术的干法刻蚀方法形成的层间介质层凹槽的电子显微照片；

图2为本发明的光刻定义图案后的示意图；

图3为本发明的底部抗反射层刻蚀完后的示意图；

图4为本发明的主刻蚀后的示意图；

图5为本发明的过刻蚀后的示意图。

图6为本发明的干法刻蚀第一金属层的方法形成的层间介质层凹槽的电子显微照片。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。