[发明专利]用于射频工艺中的电感地屏蔽结构

说明书

技术领域

本发明涉及半导体集成电路制造领域，属于一种用于射频工艺中的电感地屏蔽结构。

背景技术

片上电感是射频CMOS或BiCMOS集成电路中的重要元件，广泛应用于压控振荡器、低噪声放大器等各种射频电路模块中，其中电感的品质因数对电路的性能具有重要的影响。

片上电感有多种形式的能量损耗机理，包括螺旋电感本身的电阻带来的能量损耗、趋肤效应、邻近效应、顶层金属线圈传导到衬底之间的位移电流损耗和衬底涡流效应等，这些损耗机理都可以导致其品质因数下降。

在普通的射频工艺中采用的衬底电阻率较低，一般在8欧姆·厘米～20欧姆·厘米，在低电阻率衬底上制作的电感受到衬底涡流效应的影响比较大，通常的作法是在衬底上制作地屏蔽结构来减少衬底涡流。但是常规的地屏蔽结构是通过接地环来接地的，如图1所示，通过周围一圈连接成环状接地，这样会在接地环上存在微小的涡流，影响电感的品质因数。

发明内容

本发明要解决的技术问题是提供一种用于射频工艺中的电感地屏蔽结构，可以减少衬底涡流损耗对电感的影响，提高普通射频工艺中的电感品质因数。

为解决上述技术问题，本发明的用于射频工艺中的电感地屏蔽结构，包括四根接地线，所述四根接地线呈十字状分布且其靠近的内部一端互不接触，每条接地线在其所在平面内引出多条阻挡线，所述阻挡线分别垂直于所在的接地线且互不相交。

进一步地，位于两条水平接地线上方的垂直接地线引出的阻挡线向右延伸，下方的垂直接地线引出的阻挡线向左延伸；位于两条垂直接地线左方的水平接地线引出的阻挡线向上延伸，右方的水平接地线引出的阻挡线向下延伸。

或者，位于两条水平接地线上方的垂直接地线引出的阻挡线向左延伸，下方的垂直接地线引出的阻挡线向右延伸；位于两条垂直接地线左方的水平接地线引出的阻挡线向下延伸，右方的水平接地线引出的阻挡线向上延伸。

本发明的地屏蔽结构通过从地屏蔽图形的中心引出连接线接地，接地线的中心是断开的，减少了图形之间的电流干扰，同时，每条接地线引出多条阻挡线，每条接地线引出的阻挡线互相垂直，阻碍了衬底涡流的通路，减少了衬底涡流损耗对电感的影响，达到提高普通射频工艺中的电感品质因数的目的。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是已知的电感地屏蔽结构的示意图；

图2是本发明中电感地屏蔽结构的一种示意图；

图3是本发明中电感地屏蔽结构的另一种示意图。

其中附图标记说明如下：

1为接地线；2阻挡线。

具体实施方式

本发明的用于射频工艺中的电感地屏蔽结构，包括四根接地线1，所述四根接地线1呈十字状分布且其靠近的内部一端互不接触，每条接地线1在其所在平面内引出多条阻挡线2，所述阻挡线2分别垂直于所在的接地线1且互不相交。

如图2所示，位于两条水平接地线上方的垂直接地线引出的阻挡线2向右延伸，下方的垂直接地线引出的阻挡线2向左延伸；位于两条垂直接地线左方的水平接地线引出的阻挡线2向上延伸，右方的水平接地线引出的阻挡线2向下延伸。

如图3所示，位于两条水平接地线上方的垂直接地线引出的阻挡线2向左延伸，下方的垂直接地线引出的阻挡线2向右延伸；位于两条垂直接地线左方的水平接地线引出的阻挡线2向下延伸，右方的水平接地线引出的阻挡线2向上延伸。

这种地屏蔽结构图形可以用各种材料形成，如深沟槽隔离层、n型和p型掺杂层，poly层等。地屏蔽图形的宽度和间距可以根据工艺层次的最小设计规则定义，并且适用于于各种形状和结构的电感。

本发明的地屏蔽结构从地屏蔽图形的中心引出连接线接地，不是从接地环引出接地线，这样可以减少衬底涡流的影响，并且接地线的中心是断开的，减少了地屏蔽图形之间的电流干扰，同时，每条接地线引出多条阻挡线，每条接地线引出的阻挡线互相垂直，阻碍了衬底涡流的通路，减少了衬底涡流损耗对电感的影响，达到提高普通射频工艺中的电感品质因数的目的。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可对地屏蔽图形结构等做出许多变形和等效置换，这些也应视为本发明的保护范围。