[发明专利]半导体集成器件及其形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体集成器件及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(CD，Critical Dimension)越小，而半导体芯片的集成度越高。

随着半导体器件的特征尺寸(CD，Critical Dimension)越小，半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。

公开号为US2002/0064964A1的美国专利文献公开了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有替代栅和位于所述半导体衬底上覆盖所述替代栅的层间介质层；以所述替代栅作为停止层，对所述层间介质层进行化学机械研磨工艺(CMP)；除去所述替代栅后形成沟槽；通过PVD方法向所述沟槽内填充金属，以形成金属栅电极层；用化学机械研磨法研磨金属栅电极层至露出层间介质层，形成金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

在半导体衬底表面或内部，除了上述的金属栅极结构，还需要在其他区域形成例如电阻的半导体器件，现有工艺通常是先在某一区域形成金属栅极，然后在另一区域形成电阻，但是现有工艺形成步骤会采用多次刻蚀、沉积、光刻，工艺步骤繁琐。

发明内容

本发明解决的问题是提供一种工艺简单、集成度高的半导体集成器件及其形成方法。

为解决上述问题，本发明提供一种半导体集成器件形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域，所述第一区域的半导体衬底表面具有氧化层；在所述半导体衬底表面形成多晶硅层；减薄第二区域的多晶硅层，使得第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度；部分刻蚀第一区域的多晶硅层和第二区域的多晶硅层直至暴露出半导体衬底，在第一区域形成多晶硅伪栅，在第二区域形成电阻；在所述半导体衬底表面形成阻挡层，且所述阻挡层覆盖所述多晶硅伪栅和电阻；在所述阻挡层表面形成介质层；平坦化所述介质层直至暴露出第二区域的阻挡层表面以及同时暴露出第一区域的多晶硅伪栅表面；去除多晶硅伪栅和氧化层，形成开口；在所述开口的底部和侧壁形成栅介质层，在所述栅介质层表面形成填充开口的栅金属层。

可选的，第二区域的多晶硅层厚度小于第一区域的多晶硅层厚度100埃至200埃。

可选的，所述多晶硅层厚度为300埃至1000埃。

可选的，减薄第二区域的多晶硅层的工艺为等离子体刻蚀、化学试剂刻蚀、或化学机械抛光。

可选的，所述阻挡层的材料为氮化硅。

可选的，所述阻挡层的厚度为100埃至150埃。

可选的，所述介质层的材料为氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺硼磷的氧化硅。

可选的，所述栅介质层材料为高k材料。

可选的，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

可选的，所述栅金属层为单一覆层或多层堆叠结构。

可选的，当所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钛钨、或镍铂。

可选的，当所述栅金属层为多层堆叠结构时，所述金属层包括：位于所述栅介质层表面的功函数金属层，和位于所述功函数金属层表面的铝金属层。

可选的，所述功函数金属层材料为TiN、Ti、Ta、TiAl或TaN。

可选的，所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍。

本发明还提供一种半导体集成器件，包括：半导体衬底，所述半导体衬底具有第一区域和与第一区域对应的第二区域；位于第一区域的半导体衬底表面的栅介质层；位于所述栅介质层表面的栅金属层；位于所述栅介质层和栅金属层两侧的半导体衬底内的源极区和漏极区；位于所述第二区域的半导体衬底表面的电阻，且所述栅介质层和所述栅金属层的总厚度为电阻的厚度的1.1倍至2倍；位于所述栅介质层和栅金属层两侧的半导体衬底表面、且覆盖所述电阻的阻挡层。

可选的，所述电阻材料为多晶硅。

可选的，所述栅介质层材料为高k材料。