[发明专利]用于半导体存储器中的时序控制的数字DLL

说明书

技术领域

公开的系统和方法涉及半导体存储器。更具体地，该公开的系统和方法涉及多个嵌入式动态随机存储器(eDRAM)模块的时序控制。

背景技术

技术规模的降低使大量系统部件处在单个的芯片上。从65nm以下，计算芯片和网络芯片包括多个核心，这要求每个芯片都具有大量存储器。考虑到高速随机存取的需求，静态随机存储器(“SRAM”)经常是第一选择。然而，随着片上存储器密度的增大，每个晶体管增加的泄漏能量使得SRAM不再那么具有吸引力。同时，工艺的波动也对SRAM单元的稳定性产生影响并且减小了静态噪音容限(尤其是在低电压处)。在带有嵌入式存储器的、对大功率敏感的设计中，系统设计者转而采用嵌入式DRAM，因为嵌入式DRAM密度较大，所以在待机模式下具有较少的功率消耗并且可以具有更好的低电压操作性。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体存储器，包括：延迟锁定环(DLL)，被配置为基于时钟信号生成至少一个时间码；以及至少一个存储器件，与所述DLL相连接，所述存储器件包括：解码器，被配置为从所述DLL接收所述至少一个时间码；至少一个延迟元件，被配置为从所述解码器接收经过解码的时间码，并且提供相位延迟信号作为响应，相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述至少一个延迟元件接收到的所述相位延迟信号生成控制信号，以及存储器阵列，被配置为从所述相位混频器电路中接收所述控制信号。

在该半导体存储器中，所述至少一个延迟元件包括：第二延迟器件，具有与第一延迟器件的输出端相连接的输入端，第一类型的第一晶体管，具有：漏极，与第一节点、所述第一延迟器件的所述输出端，以及所述第二延迟器件的所述输入端相连接，所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码中的位，并且改变所述第一晶体管的状态作为响应，其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少一个延迟元件的延迟时间。

在该半导体存储器中，所述经过解码的时间码包括多个位，并且所述至少一个延迟元件包括所述第一类型的多个第一晶体管，所述第一类型的所述多个第一晶体管中的每一个都具有：相应的漏极，与所述第一节点相连接，相应的源极，与所述第三延迟器件的所述输出端相连接，以及相应的栅极，被配置为接收所述经过解码的时间码的多个位中的相应的一位，并且基于所述位的值改变状态。

在该半导体存储器中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进一步包括：所述第一类型的多个第二晶体管，被相互并联地设置，使得每一个都具有：漏极，与所述第一节点相连接，源极，与所述第三延迟器件的所述输出端相连接，以及栅极，被配置为接收所述经过解码的时间码的相同位，所述第一类型的所述多个第一晶体管的数量等于所述第一类型的所述多个第二晶体管的数量。

在该半导体存储器中，所述第一类型的所述多个第二晶体管中的每一个的所述栅极接收到的所述位是所述经过解码的时间码的最高有效位，所述第一类型的所述多个第一晶体管的所述栅极接收到的每个相应的位都是所述经过解码的时间码的最低有效位。

在该半导体存储器中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进一步包括：第二类型的多个第一晶体管，每一个都具有：漏极，与所述第一节点相连接，源极，与所述第三延迟器件的所述输出端相连接，以及栅极，被配置为接收多个互补位中相应的一个，所述多个互补位中的每一个都与所述经过解码的时间码的中一个相应的位反相。

在该半导体存储器中，所述DLL向多个存储器件中的每一个提供所述至少一个时间码，所述多个存储器件中的每一个都被配置为基于从所述DLL接收到的所述时间码生成内部控制信号。