[发明专利]用于半导体存储器中的时序控制的数字DLL

权利要求书

1.一种半导体存储器，包括：

延迟锁定环(DLL)，被配置为基于时钟信号生成至少一个时间码；以及

至少一个存储器件，与所述DLL相连接，所述存储器件包括：

解码器，被配置为从所述DLL接收所述至少一个时间码；

至少一个延迟元件，被配置为从所述解码器接收经过解码的时间码，并且提供相位延迟信号作为响应，

相位多路复用器/混频器电路，被配置为基于所述时钟信号以及从所述至少一个延迟元件接收到的所述相位延迟信号生成控制信号，以及

存储器阵列，被配置为从所述相位混频器电路中接收所述控制信号。

2.根据权利要求1所述的半导体存储器，其中，所述至少一个延迟元件包括：

第二延迟器件，具有与第一延迟器件的输出端相连接的输入端，

第一类型的第一晶体管，具有：

漏极，与第一节点、所述第一延迟器件的所述输出端，以及所述第二延迟器件的所述输入端相连接，

所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及

所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码中的位，并且改变所述第一晶体管的状态作为响应，

其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少一个延迟元件的延迟时间，并且

其中，所述经过解码的时间码包括多个位，并且所述至少一个延迟元件包括所述第一类型的多个第一晶体管，所述第一类型的所述多个第一晶体管中的每一个都具有：

相应的漏极，与所述第一节点相连接，

相应的源极，与所述第三延迟器件的所述输出端相连接，以及

相应的栅极，被配置为接收所述经过解码的时间码的多个位中的相应的一位，并且基于所述位的值改变状态。

3.根据权利要求2所述的半导体存储器，其中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进一步包括：

所述第一类型的多个第二晶体管，被相互并联地设置，使得每一个都具有：

漏极，与所述第一节点相连接，

源极，与所述第三延迟器件的所述输出端相连接，以及

栅极，被配置为接收所述经过解码的时间码的相同位，

所述第一类型的所述多个第一晶体管的数量等于所述第一类型的所述多个第二晶体管的数量，并且

其中，所述第一类型的所述多个第二晶体管中的每一个的所述栅极接收到的所述位是所述经过解码的时间码的最高有效位，所述第一类型的所述多个第一晶体管的所述栅极接收到的每个相应的位都是所述经过解码的时间码的最低有效位，或者

其中，所述多个第一晶体管包括所述第一晶体管，所述至少一个延迟元件进一步包括：

第二类型的多个第一晶体管，每一个都具有：

漏极，与所述第一节点相连接，

源极，与所述第三延迟器件的所述输出端相连接，以及

栅极，被配置为接收多个互补位中相应的一个，所述多个互补位中的每一个都与所述经过解码的时间码的中一个相应的位反相。

4.根据权利要求1所述的半导体存储器，其中，所述DLL向多个存储器件中的每一个提供所述至少一个时间码，所述多个存储器件中的每一个都被配置为基于从所述DLL接收到的所述时间码生成内部控制信号，或者

其中，所述DLL包括至少一个延迟元件，所述DLL的所述至少一个延迟元件包括：

输入节点，与第一延迟器件的输入端相连接，

第二延迟器件，具有与所述第一延迟器件的输出端相连接的输入端，

第一类型的第一晶体管，具有：

漏极，与第一节点、所述第一延迟器件的所述输出端、以及所述第二延迟器件的所述输入端相连接，

所述第一晶体管的源极，与具有与所述第二延迟器件的输出端相连接的输入端的第三延迟器件的输出端相连接，以及

所述第一类型的所述第一晶体管的栅极，被配置为接收所述经过解码的时间码的位，并且改变状态作为响应，

其中，所述至少一个延迟元件被配置为能够通过改变所述第一类型的所述第一晶体管的状态来调节所述第一节点的电容，从而更改所述至少一个延迟元件的延迟时间。