[发明专利]通孔刻蚀方法、集成电路制造方法和集成电路

说明书

技术领域

本发明涉及半导体制备技术领域，更确切的说，本发明涉及一种通孔刻蚀方法、采用了该通孔刻蚀方法的集成电路制造方法以及根据该集成电路制造方法制成的集成电路。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上，尤其在一些特殊的芯片类型上，如互补金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor)器件。

通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。例如，在CMOS器件沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。

通孔刻蚀停止层(Contact-Etch-Stop-Layer，即CESL)应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部加入应力(可以是压应力，也可以是张应力)，该应力传导到CMOS器件沟道中，可以对载流子的迁移率产生影响。例如对于NMOS器件(如图1所示)，当沉积通孔刻蚀停止层ST薄膜时，通过调整沉积条件，在薄膜内部产生压应力，该应力传导到NMOS器件沟道中，对沟道形成张应力，由于沟道方向上的张应力有助于提高NMOS器件的电子迁移率，所以内部保持压应力的通孔刻蚀停止层ST，对提高NMOS器件的电子迁移率有益。

由于沟道中的应力会对NMOS和PMOS造成不同的影响，例如，在CMOS器件沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。所以在利用单一通孔刻蚀停止层的应力工程改善一种器件(比如NMOS)的性能的同时，总是要牺牲另一种器件(比如PMOS)的性能。

为了改进这种负面的影响，可以采用双重通孔刻蚀停止层工艺。双重通孔刻蚀停止层工艺的流程如图2至图5所示。首先沉积第一层二氧化硅薄膜10(第一二氧化硅薄膜10)，作为去除通孔刻蚀停止层的保护薄膜，接着沉积一层可以在沟道中形成张应力的第一氮化硅薄膜20作为通孔刻蚀停止层(如图2)，这对NMOS器件的电子迁移率有提高作用，但对PMOS器件的空穴迁移率有降低作用。接着采用干刻的方法去除PMOS器件区域的氮化硅薄膜20。干刻会在刻蚀到第一二氧化硅保护薄膜的时候停止(如图3)。之后再沉积第二层二氧化硅保护薄膜(第二二氧化硅薄膜11)，以便在之后的干刻过程中对NMOS区域的第一氮化硅薄膜20进行保护，接下来是沉积一层可以在沟道中形成压应力的第二氮化硅薄膜22(如图4)，这有利于提高PMOS器件的空穴迁移率，但会降低NMOS器件的电子迁移率。最后，利用干刻的方法移除NMOS区域的第二氮化硅薄膜22(如图5)。最终形成的器件结构中，NMOS沟道中形成张应力，PMOS沟道中形成压应力。双重通孔刻蚀停止层应力工程，即能够提高NMOS器件中的电子迁移率，又能够提高PMOS器件中的空穴迁移率。

在双重通孔刻蚀停止层工艺中，在两种应力的(压应力和张应力)刻蚀停止层的交叠部分会带来后续通孔刻蚀工艺中的问题，如图7和图8所描述。图7中，已经完成双重通孔刻蚀停止层工艺，后续的层间绝缘介质30(一般采用磷硅玻璃，即PSG)沉积和化学机械抛光也已完成。两种不同应力的氮化硅薄膜(第一氮化硅薄膜20和第二氮化硅薄膜22)在一浅沟槽之上的多晶硅40上方有交叠。接下来会进行通孔刻蚀工艺。如图8所示，通孔A落在有源区，通孔B落在氮化硅薄膜(第一氮化硅薄膜20和第二氮化硅薄膜22)的交叠区域。

对于通孔A的刻蚀，首先第一步，采用高层间绝缘介质/氮化硅选择比的刻蚀方法，通孔会首先停在第一氮化硅薄膜20(通孔刻蚀停止层)之上，然后进行第二步，采用高氮化硅/二氧化硅选择比的刻蚀方法刻穿第一氮化硅薄膜20，并停在二氧化硅保护薄膜之上，最后第三步，采用高二氧化硅/硅选择比的刻蚀方法把通孔完全打开，并停在有源区硅和多晶硅40上，完成通孔刻蚀。

但是，对于通孔B，由于其位于两种不同应力氮化硅薄膜(第一氮化硅薄膜20和第二氮化硅薄膜22)的交叠区，在进行第二步通孔刻蚀工艺后，通孔只会停在交叠区第二二氧化硅保护薄膜11之上，这会造成第三步刻蚀无法完全刻穿第一氮化硅薄膜20，最终通孔B无法完全打开。

发明内容