[发明专利]异质结双极晶体管制造方法和包括异质结双极晶体管的集成电路

说明书

技术领域

本发明涉及异质结双极晶体管的制造方法，所述异质结双极晶体管包括衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度。

本发明还涉及包括异质结双极晶体管的集成电路，所述异质结双极晶体管包括衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度。

背景技术

射频(RF)和模拟混合信号(AMS)电路是IC工业中的主要增长部门和信息社会的关键组成部分。硅双极技术已经作为RF/AMS设计技术的主导性选择很长一段时间，因为其易于与CMOS工艺步骤相结合。混合双极/CMOS(BiCMOS)工艺技术的几种变体是已知的。例如，申请人提供了基于SiGe:C的BiCMOS技术，其中已经实现了对于微波和毫米波应用的高性能BiCMOS中较长历史的突破。

称为QubiC工艺的那些工艺的最先进技术是基于0.25μm CMOS的技术，其结果是在数字CMOS性能、模拟RF双极性能和成本之间的良好折衷。

然而可以期待的是更先进的CMOS节点需要在诸如TV前端应用之类的应用领域中可用。因为当前生产中大多数先进的CMOS节点对于例如部件生产和RF/AMS单机产品来说过于昂贵，这至少从成本方面来说不是不足道的。因此，需要基于先进CMOS节点的低复杂度异质结双极晶体管(HBT)。

为了在CMOS工艺中生产这种HBT，相对于标准CMOS而言的附加工艺选项是必要的，因为高RF性能要求比在典型基线CMOS工艺中可实现的性能更多的性能。此外，对于基线工艺的低复杂度或低成本的附加项可以允许双极电路的IP再利用。

已知可以利用有限个数的附加工艺步骤在四分之一微米基线CMOS工艺中集成高性能双极晶体管(f_T/f_MAX＝130/130GHz)。例如可在US7,074,685中找到这种集成的示例。

基线CMOS工艺中HBT的性能限制因素在于HBT器件的集电极触点(插塞)和埋入或注入的有源集电极区之间的连接的本征电阻。为此，实现集电极沉降(collector sinker)以提供从有源集电极区到集电极触点的优选的低欧姆电学路径。然而，现有技术的集电极沉降实施方式遭受到两个主要问题。

首先，集电极触点电阻可能太高，这造成较低的DC/RF性能。对于50GHz范围中的性能，集电极电阻是重要，但不是限制性的。然而，当针对较高的f_T优化基极和集电极性状时，集电极电阻变得愈发关键。因此，在最小化工艺复杂度的同时相对于减小集电极阻抗的权衡变得更加重要并且具有挑战性。作为示例，图1示范了峰值-f_T相对于总集电极电阻的1D TCAD仿真。针对表示了注入的集电极的掺杂性状来执行所述1D仿真，其中所述注入的集电极包含选择性注入的集电极(SIC)，用于局部地增加集电极掺杂并且获得较高的RF性能。

除了由注入或埋入的集电极区确定的集电极(横向)薄层电阻(sheet resistance)之外，注入或埋入的集电极朝着表面处的触点的连接(即沉降)在器件的总集电极电阻方面起着重要的作用。沉降电阻可能是对于RF性能的瓶颈，并且因此应该尽可能低。例如在低复杂度HBT技术中，集电极电阻对于器件朝着高性能方面的优化是直接重要的，如Knoll等人在Electron Devices Meeting，IEDM 2002，783-786页的“A flexible low-cost high-performance Si:Ge:C BiCMOS process with a one-mask HBT module”和Electron Devices Meeting，IEDM 2006，1-4页的“A low-cost，high-performance，high voltage complementary BiCMOS process”中所报道的。