[发明专利]半导体器件及其制造方法

说明书

技术领域

这里说明的实施例一般涉及包括应变半导体层的半导体器件，和制造所述半导体器件的方法。

背景技术

随着LSI技术的发展，Si-LSI半导体器件，尤其是Si-MOSFET正在一年一年地变得越来越复杂。然而近年来，从工艺技术的观点指出了光刻技术的限制，同时从器件物理学的观点指出了载流子迁移率的限制。按照这种趋势，制造更复杂的Si-LSI半导体器件正在变得更加困难。

最近，作为提高电子迁移率的方法，一种对活性层施加“应变”以形成器件的方法得到了关注，电子迁移率是Si-MOSFET的性能改善的指标之一。当对活性层施加应变时，活性层的带结构发生变化，并且沟道中的载流子散射受到限制。因而，提高了载流子(电子和空穴)的迁移率。具体地说，在Si衬底上形成由晶格常数大于Si的晶格常数的材料构成的混合晶体层，或者Ge浓度为20％的应变弛豫SiGe混合晶体层(下面被简称为SiGe层)，然后在SiGe层上形成Si层。源于晶格常数的差异的应变被施加到Si层上，从而使Si层变成应变Si层。据报道，当使用这种应变Si层作为沟道时，电子迁移率大大提高，并且变成使用非应变Si层作为沟道的情况的约1.76倍。

另外，作为在绝缘体上半导体(SOI)结构上形成应变Si层的方法，已知一种在形成于Si衬底上的埋氧(BOX，buried oxide)层上的SiGe层上形成应变Si层的方法。在这种结构中，MOSFET的短沟道效应(SCE，short channel effect)受到抑制，从而实现复杂的半导体器件。

为了在进一步小型化的同时实现更复杂的半导体器件，更先进的应变控制技术是必不可少的。

然而，在随着器件性能的提高尺寸变得更小，并且其中很可能使用上述应变半导体器件的“hp45代”及以后的半导体器件中，沟道中载流子移动方向上的栅极长度Lg被认为是50nm或更小。在这种情况下，随着集成度的增大，在器件的形成过程中，形成源极/漏极区和栅极区的所谓活性层的尺寸变得更小。所述活性层是通过从上述整体应变衬底中切掉台面而形成的。因此，取决于图案尺寸、形状、厚度、衬底相关性等等，活性层中的应变会被弛豫，并且应当需要系统考量。

发生应变弛豫的主要原因是在应变层形成引起应变弛豫的自由边。显然在小于源自自由端的弛豫能够到达的数百纳米的应变层中，弛豫变得有影响。因此，如上所述，为了在下一代和后代器件中形成亚微米级的应变器件，必然要利用控制技术来抑制应变弛豫。为了在最新的MOSFET中使用应变沟道，如何控制活性层中的应变是至关重要的。鉴于此，提出了具有预先在应变半导体层中形成的应变控制层的半导体器件，以抑制应变弛豫。

同时，器件小型化未表现出任何减缓的迹象，而是不断追求进一步的小型化。随同小型化一起，栅极结构两端的源极/漏极区变得越来越小。因此，不可避免的是上述应变控制层也变得越来越小。为了在应对器件尺寸缩小的同时保持沟道中的应变，增大每个应变控制层的厚度是现实的。

然而，如果形成厚度过大的控制层，那么在源极/漏极中产生高电阻，所述高电阻不仅会抵消由应变施加带来的器件特性的改进，而且会导致许多负面因素，比如器件操作间的变化。因此，需要采取一些措施来对抗这些负面因素。

发明内容

根据一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成并具有应变的第一半导体层；在第一半导体层上相互隔开一定距离形成并且晶格常数不同于第一半导体层的晶格常数的第二和第三半导体层；在第一半导体层的第一部分上形成的栅极绝缘膜，所述第一部分位于第二半导体层和第三半导体层之间；以及在栅极绝缘膜上形成的栅电极，其中，第二半导体层的外表面区和第一半导体层的第二部分的外表面区中的至少一个是第一硅化物区，所述第二部分直接位于第二半导体层下面，以及第三半导体层的外表面区和第一半导体层的第三部分的外表面区中的至少一个是第二硅化物区，所述第三部分直接位于第三半导体层下面。