[发明专利]自适应感应设计

说明书

技术领域

本披露涉及自适应感应设计。

背景技术

感应电路通常具有两种模式：自定时模式(self-timed mode)和基于时钟模式。在自定时模式下，参考时钟(例如，时钟CLK)边沿(例如，上升边沿)基于延迟时间生成字线(例如，字线WL)的脉冲宽度。例如，在时间TCLKR从时钟CLK的上升边沿时间延迟TWLR之后，生成字线WL的上升边沿，并且从时间TCLKR在时间延迟TWLF之后，生成字线WL的下降边沿。实际上，字线WL具有持续时间为TWLF-TWLR的脉冲宽度。

类似地，从时间TCLKR在延迟时间TSAER之后，生成信号SAE的上升边沿，并且从时间TCLKR在延迟时间TSEAF之后，生成信号SAE的下降边沿。结果，信号SAE具有持续时间为TSAEF-TSAER的脉冲宽度。换句话说，字线WL和信号SAE的上升边沿和下降边沿由时钟CLK的上升边沿触发，并且字线WL和信号SAE的脉冲宽度由内部自复位电路确定，其中，内部自复位电路对工艺、电压、以及温度(PVT)变化非常敏感。而且，由于半导体制造处理改变导致自定时模式变得很难很好地跟踪PVT处理变化。另外，由于自定时模式取决于时钟频率，当故障发生时，很难进行调试，并且不准确延迟时间模型(例如，用于时间TWLR、TWLF、TSAER、TSAEL等)可能导致频率无关故障。

在基于时钟模式下，字线WL的上升边沿由时钟CLK的上升边沿触发，同时字线WL的下降边沿由时钟CLK的下降边沿触发。结果，由于字线(例如，高)在低频被激活较长一段时期，基于时钟模式在较低频率消耗很大功率。另一方面，信号SAE的上升边沿由时钟CLK的下降边沿触发，同时信号SAE的下降边沿在随后周期内由时钟CLK的上升边沿触发。由于使用两个时钟周期的触发机制，生成信号SAE的系统没有效率。

在使用自定时模式和基于时钟模式的一些方法中，使用手动开关在自定时模式和基于时钟模式之间切换，这变得复杂并且需要人的介入。例如，当时钟频率改变(例如，从较高频率到较低频率)，用户应该需要关掉时钟，改变时钟设定，并且再次接通时钟。

发明内容

根据本发明的一个方面提供一种方法，该方法包括：接收具有时钟脉冲宽度持续时间的时钟信号；接收延迟时间；确定所述时钟脉冲宽度持续时间和所述延迟时间之间的第一关系和第二关系；以及生成新时钟，所述新时钟具有由所述第一关系和所述延迟时间确定的第一新时钟脉冲宽度持续时间以及由所述第二关系和所述时钟脉冲宽度持续时间确定的第二新时钟脉冲宽度持续时间；其中，基于所述第一关系和所述第二关系，所述第一新时钟脉冲宽度持续时间和所述第二新时钟脉冲宽度持续时间之间的切换是自动的。

优选地，当所述时钟脉冲宽度持续时间大于所述延迟时间时，所述第一新时钟脉冲宽度持续时间与所述延迟时间相同；以及当所述时钟脉冲宽度持续时间小于所述延迟时间时，所述第二新时钟脉冲宽度延迟时间与所述第一时钟持续时间相同。

优选地，生成所述新时钟包括：在所述延迟时间之后使所述时钟反相，以形成被延迟的反相时钟；以及执行所述时钟和被延迟的反相时钟之间的逻辑AND。

优选地，该方法进一步包括：生成具有所述新时钟脉冲宽度的图像的字线，用于存储器阵列中。

优选地，该方法进一步包括：通过以下步骤生成感应放大器控制信号：使所述新时钟反相，以形成反相新时钟；在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数。

优选地，选择所述第二延迟时间，使得感应放大器具有足够的时间将差分信号放大为全摆幅信号。

优选地，该方法进一步包括：生成位线预充电信号，其为所述新时钟的图像。

优选地，该方法进一步包括通过以下步骤生成感应放大器复位信号：生成位线预充电信号，其具有所述新时钟的图像；生成感应放大器控制信号；以及执行所述位线预充电信号和所述感应放大器控制信号之间的逻辑OR函数；其中，生成所述感应放大器控制信号包括：使所述新时钟反相，以形成反相新时钟；在第二延迟时间之后使所述反相新时钟反相，以形成被延迟反相的反相新时钟；以及执行所述反相新时钟和所述被延迟反相的反相新时钟之间的逻辑AND函数。

优选地，该方法进一步包括：选择所述延迟时间，以满足指定位线分裂的要求。