[发明专利]半导体装置

说明书

本申请是发明名称为“半导体装置”、申请日为2009年10月9日、申请号为200910179494.3的母案申请的分案申请。

技术领域

本发明涉及降低基极区域的电阻而抑制闩锁(latch up)的半导体装置。

背景技术

以IGBT(绝缘栅双极型晶体管：Insulated Gate Bipolar Transistor)等为典型的称为功率器件的半导体装置，发展其高耐压、大电流化而在控制例如新干线及其运输及交通领域、产业用机器领域等的电力的装置上得到广泛应用。

这种半导体装置通过进行导通、截止的切换动作来控制大电流。在进行切换动作时要求在称为SOA(安全操作区域)的区域进行切换。SOA规定半导体装置进行导通、截止时的安全动作区域。具体地说，SOA规定集电极电流(Ic)和集电极-发射极电压(Vce)的动作轨迹应该得到约束的范围。SOA由Ic的额定电流和Vce的额定电压来规定。特别是规定截止时的Ic-Vce动作轨迹的SOA被称为RBSOA(反偏压(Reverse Bias)SOA)。在实际的IGBT等半导体装置中进行缓冲(snubber)电路等的设计，以不超过该SOA。

如此在RBSOA等SOA的范围内进行半导体装置的切换，对使半导体装置安全动作而言是必需的。但是，有这种情况，例如在p型的基极层中蓄积了空穴而基极层被充电。这充电的结果，认为在半导体装置上寄生地形成的晶闸管(thyristor)导通而引起闩锁现象。在这种情况下，认为会脱离上述SOA并给半导体装置带来损伤。

作为抑制上述闩锁的方法，例如在专利文献1中公开了在主体(body)区域形成p型的高浓度区域而抑制寄生晶闸管的导通动作的结构。

专利文献1：日本特开2001-308328号公报

专利文献2：日本特开平08-330589号公报

专利文献3：日本特开2004-095962号公报

专利文献4：日本特开2003-101019号公报

专利文献5：日本特开2004-303964号公报

专利文献6：日本特开2001-168333号公报

借助上述专利文献1的方法的闩锁现象的抑制是在基极区域形成新的P+层。该P+层的附加会影响半导体装置的阈值电压等的诸特性。这不仅在专利文献1所公开的结构，例如在提高基极层本身的杂质浓度而谋求基极区域的低电阻化时也同样。如此，需要在考虑诸特性伴随基极层的杂质轮廓(profile)变化而发生的变动的基础上进行上述P+层的形成。因而出现了如何选择是牺牲半导体装置诸特性的最优化而进行闩锁抑制，还是牺牲充分的闩锁抑制而进行诸特性的最优化的问题。

发明内容

本发明为解决上述那样的课题构思而成，其目的在于提供一种不影响半导体装置的阈值电压等诸特性的情况下进行闩锁抑制并能改善RBSOA的半导体装置。

本发明的半导体装置具备：第一导电型的半导体衬底；在该半导体衬底的表面形成的第二导电型的基极区域；在该基极区域的表面形成的第一导电型的源极区域；在该半导体衬底的背面形成的第二导电型的集电极区域；在沟槽内隔着栅极绝缘膜形成的沟槽栅，所述沟槽形成为贯通该源极区域及该基极区域；在接触沟内形成的导电层，所述接触沟形成为贯通该源极区域；与该导电层及该源极区域相接的源电极；以及杂质浓度比该基极区域高的第二导电型的闩锁抑制区域，该闩锁抑制区域与该导电层相接而形成在该基极区域。其特征在于：该栅极绝缘膜和该闩锁抑制区域的距离是该沟槽栅在该基极层形成的最大耗尽层宽度以上。

本发明的半导体装置具备：第一导电型的半导体衬底；在该半导体衬底的表面形成的第二导电型的基极区域；在该基极区域的表面形成的第一导电型的源极区域；杂质浓度比该基极区域高的第二导电型的高浓度杂质区域，该第二导电型的高浓度杂质区域与该源极区域相接而形成在该基极区域的表面；在该半导体衬底的背面形成的第二导电型的集电极区域；在沟槽内隔着栅极绝缘膜形成的沟槽栅，所述沟槽以贯通该源极区域的方式形成在该基极区域；与该沟槽栅平行地形成在比该高浓度杂质区域更靠该沟槽栅一侧的伪沟槽；以及与该高浓度杂质区域及该源极区域相接的源电极。其特征在于：该伪沟槽形成为具有缝隙。

(发明效果)

通过本发明抑制对半导体装置特性的影响，从而能够抑制闩锁。

附图说明

图1是实施方式1的半导体装置的平面图。

图2是沿图1的2-2剖面的示图，是用于说明闩锁抑制区域的图。