[发明专利]一种低应力钽氮薄膜的制备方法

说明书

技术领域

本发明涉及集成电路工艺技术领域，具体涉及一种用作栅电极的低应力钽 氮薄膜的制备方法。

背景技术

金属-氧化物-半导体场效应管(MOSFET)应用于超大规模集成电路 (ULSIC)制造业已有40多年，一直遵循着摩尔定律，实现集成密度每1.5年 翻一番。SiO₂介质作为关键功能材料长期服务于CMOS技术的栅极氧化层，并 为了维持器件缩小而逐渐减薄。然而近些年，太薄的SiO₂介质层遇到了无法克 服的技术难题，业界采用SiON代替SiO₂将传统技术沿用至45nm技术代，仍无 法避免漏电流增大的问题——传统的硅基介质材料已达到物理极限。为了维持 摩尔定律，在32nm及以下的技术代，业界普遍采用高介电常数介质(High-k) 材料，它拥有高的介电常数，同时具有类似SiO2的优越性能。新材料的引入总 会带来一定风险，High-k材料与传统栅电极材料(多晶硅)并不兼容，采用金 属代替多晶硅作为栅电极可进一步提高器件性能。但考虑到与CMOS工艺兼容， 往往会在金属电极上覆盖一层低电阻材料，如多晶硅。高介电常数介质/金属栅 极技术有效支持CMOS技术向32nm及以下技术代前进。

栅极先进制造工艺中，高介电常数介质/金属栅极(High-k/Metal Gate)技术 主要分为两大技术方案，即Gate-first和Gate-last。Gate-first集成方案先沉积金 属电极再进行源/漏高温工艺，与传统CMOS集成方案一致，但高温工艺会引起 金属电极的有效功函数改变，增加控制阈值电压的难度；而Gate-last技术先完 成源/漏高温工艺再沉积金属电极，对nMOS管和pMOS管采用不同的金属电极， 达到对阈值电压的有效控制，但其引入了牺牲栅电极技术，工艺过于复杂，成 本太高。

CMOS技术一般将金属应用于后道互连，常用的金属有AL、Cu、Ti、钽、 W和Co，业界对这些金属及其合金材料更加熟悉且放心。大量研究表明钛合金 (如TiN)和钽合金(如钽氮合金)是金属栅电极的不错选择，它们与现有工艺 兼容，通过改变沉积技术可以获得从导带到价带的有效功函数调节。相比之下， 钽合金比钛合金拥有更好的热稳定性，更适合于热预算较高的Gate-first集成方 案。

在先进CMOS技术的应变工程中，对pMOS管施加压应力并对nMOS管施 加张应力，将有效改善导电沟道的迁移率。大量研究通过覆盖高应力介质实现 应变工程，或采用SiGe材料增加沟道应变，也有采用双金属电极应变技术，即 对nMOS沉积张应力金属和对pMOS沉积压应力金属。但在Gate-first集成方案 中的单金属电极技术，不可能制备出既有压应力又有张应力的薄膜，为了降低 压应力对nMOS或张应力对pMOS的负面影响，需要考虑采用低应力金属来做 栅电极。

PVD技术的组分控制和杂质含量控制都很好，产能很高，是Gate-first金属 电极沉积技术的首选，但Gate-first技术根据集成方案的不同，需要对图形区域 进行栅电极沉积，这就对PVD技术的填充能力有了更高的要求，尤其对图形区 域底部的金属膜厚均匀性的控制，这直接决定晶圆上每个芯片电性能的一致性。

发明内容

本发明要解决的技术问题是，提供一种可用作栅电极且厚度均匀的低应力 钽氮薄膜的制备方法，以获得小于600MPa的低膜应力，且适用于高介电常数介 质/金属栅极(High-k/Metal Gate)技术中Gate-first工艺集成方案的栅电极的低 应力钽氮薄膜。

为解决上述问题，本发明提供一种低应力钽氮薄膜的制备方法，包括以下 步骤：

将钽靶与待沉积晶圆分别放置于制备设备的阴极和阳极；

采用PVD沉积技术，通入氩气和氮气，在晶圆和钽靶之间施加直流电压信 号，并在所述待沉积晶圆的背面附加第一交流电压信号，以在所述晶圆表面沉 积钽氮薄膜；

采用物理反刻蚀法，通入氩气，在所述晶圆上方施加交流离化源信号，并 在所述待沉积晶圆的背面附加第二交流电压信号，对所述钽氮薄膜进行刻蚀， 以形成厚度均匀的低应力钽氮薄膜。

进一步的，在沉积所述钽氮薄膜的步骤中，所述氩气的流量为10～40毫升/ 分钟，所述氮气的流量为100～200毫升/分钟。