[发明专利]一种数据处理方法和系统

权利要求书

1.一种数据处理系统，其特征在于，包括数字信号处理器DSP以及现场可编程门阵列FPGA；其中：

所述DSP，用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收所述FPGA以符号为单位发送的该上行子帧时域数据，以及所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的上行子帧时域数据进行译码，并对译码完成的数据进行相应的处理；

所述FPGA，用于以符号为单位向所述DSP发送上行子帧时域数据，并在发送完每符号时域数据后向所述DSP发送协处理器寄存器启动控制数据，以启动所述DSP对接收到的时域数据进行译码。

2.如权利要求1所述的系统，其特征在于，所述DSP包括协处理器以及多个DSP Core；其中：

所述协处理器，用于在接收到FPGA发送的协处理器寄存器启动控制数据后，对相应的上行子帧时域数据进行译码；

所述DSP Core，用于在每个上行时域子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收FPGA以符号为单位发送的该上行子帧时域数据，并对译码完成的数据进行相应的处理。

3.如权利要求2所述的系统，其特征在于，

所述协处理器具体用于，在接收到一个符号的时域数据的协处理寄存器启动控制数据后，对所述DSP Core接收到的该符号的时域数据进行译码，并当对第4个、第7个、第11个或第14个符号的时域数据译码完成后，向所述DSP Core发送译码完成中断信号；

所述DSP Core具体用于，在接收到所述协处理器发送的译码完成中断信号后对译码完成的数据进行相应的处理。

4.如权利要求2所述的系统，其特征在于，所述多个DSP Core中的一个用于接收FPGA以符号为单位发送的时域数据；所述多个DSP Core中的另一个用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的数据进行相应的处理。

5.如权利要求2所述的系统，其特征在于，所述多个DSP Core中的一个用于在偶数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的该上行子帧时域数据进行相应处理；

所述多个DSP Core中的另一个用于在奇数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成后的该上行子帧的时域数据进行相应处理。

6.如权利要求1所述的系统，其特征在于，所述FPGA包括第一发送模块以及第二发送模块；其中：

所述第一发送模块，用于以符号为单位向DSP发送时域数据；

所述第二发送模块，用于在所述第一发送模块发送完一个符号的时域数据后，向DSP发送协处理器寄存器启动控制数据。

7.一种数据处理方法，其特征在于，DSP Core在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，该方法包括以下步骤：

DSP接收FGPA以符号为单位发送的时域数据，并接收所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；

所述DSP在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的时域数据进行译码，并对译码完成的数据进行相应的数据处理。

8.如权利要求7所述的方法，其特征在于，所述DSP对译码完成的数据进行相应的数据处理，具体为：

所述DSP在对第4个、第7个、第11个或第14个符号的时域数据译码完成后，产生译码完成中断信号，并对译码完成的数据进行相应处理。

9.如权利要求7所述的方法，其特征在于，所述DSP包括多个DSP Core，其中：

所述DSP通过所述多个DSP Core中的一个接收接收FPGA以符号为单位发送的时域数据；

所述DSP通过所述多个DSP Core中的另一个在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并对译码完成的数据进行相应处理。

10.如权利要求7所述的方法，其特征在于，所述所述DSP包括多个DSP Core，其中：

所述DSP通过所述多个DSP Core中的一个在偶数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，并通过所述多个DSP Core中的另一个在奇数上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置。