[发明专利]鳍式晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及鳍式晶体管及其形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，鳍式场效应晶体管包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

随着半导体技术的发展，器件结构进一步等比缩小，当电源电压低于1V时，普通体硅CMOS电路速度剧减，这是因为当降低阈值电压时，很难做到不使器件电流驱动性能下降和不增大静态泄漏电流。加之，器件驱动性能的下降因器件寄生效应、内层互连布线和结电容的增加而显得更为严重。因此，为了实现CMOS芯片的高速、低功耗，必须在以下几个方面进行技术上的革新，如更新IC设计，采用新型材料(如SOI、低介电介质)，低阻金属(Cu)互连。更新体硅IC设计必将增加电路的复杂性，从而增加IC制造成本。现有技术中，为了提高器件的性能，现有技术中，采用SOI(silicon-on-insulator，绝缘体上硅)结构形成鳍式晶体管。

利用SOI结构形成鳍式晶体管的方法为：刻蚀顶部硅片形成鳍部，之后形成栅极结构。但是利用这种方法，在SOI结构上仅能形成PMOS晶体管或NMOS晶体管，不能同时形成PMOS晶体管和NMOS晶体管。

更多关于鳍式场效应晶体管的结构及形成方法请参考公开号为“US7868380B2”的美国专利。

发明内容

本发明解决的问题是现有技术中在SOI结构上不能同时形成PMOS晶体管和NMOS晶体的缺点。

为解决上述问题，本发明具体实施例提供一种形成鳍式晶体管的方法，包括：

提供硅衬底，所述硅衬底包括第二部分和位于第二部分上的第一部分；

在所述第一部分的部分区域形成锗硅，所述锗硅的厚度与所述第一部分的厚度相同；

形成锗硅后，在所述第一部分和锗硅上形成绝缘层；

提供基底，将所述基底与所述绝缘层结合；

去除所述第二部分；

刻蚀所述锗硅形成第一鳍部，刻蚀所述第一部分形成第二鳍部；

在所述第一鳍部上形成第一栅极结构，在所述第二鳍部上形成第二栅极结构。

可选的，在所述第一部分的部分区域形成锗硅包括：

在所述第一部分上形成图形化的掩膜层，定义出锗硅区域；

以所述图形化的掩膜层为掩膜，刻蚀所述第一部分形成开口，所述开口底部暴露出所述第二部分；

在所述开口内形成锗硅，所述锗硅的上表面与所述第一部分的上表面相平。

可选的，在所述开口内形成锗硅的方法为外延生长法。