[发明专利]半导体元件封装结构与其制造方法无效

申请号：	201110318872.9	申请日：	2011-10-19
公开（公告）号：	CN102324418A	公开（公告）日：	2012-01-18
发明（设计）人：	博纳德.K.艾皮特;凯.S.艾斯格	申请（专利权）人：	日月光半导体制造股份有限公司
主分类号：	H01L23/535	分类号：	H01L23/535;H01L23/485;H01L21/768;H01L21/48
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台***	国省代码：	中国台湾;71
权利要求书：	查看更多	说明书：	查看更多
摘要：
搜索关键词：	半导体元件封装结构与其制造方法
钻瓜网技术展会专利词库专利权人专利榜在售专利公布日期热门专利

【说明书】：

技术领域

本发明涉及一种半导体，且特别是涉及一种半导体组装与封装制作工艺。

背景技术

目前所普遍采用的晶片级封装方式(Wafer level packaging；WLP)可大大地改善封装效率并降低半导体封装的尺寸。传统扇入(Fan-in)晶片级封装制作工艺是在未切割的晶片上进行，而使最终封装产品尺寸约与管芯大小差不多。而扇出(Fan-out)晶片级封装制作工艺则是利用重建晶片(Reconstitution wafer)，亦即是将各独立管芯重新排列成为人造模铸晶片，因此可减少使用昂贵覆晶基底的需求，以封装胶体扩大封装尺寸，以供更高输出/输入(Input/Output；I/O)端应用。

而立体晶片级封装方式(3-D WLP)中堆叠的元件之间相当需要有效率并可靠电性连结。

发明内容

为解决上述问题，本发明的一实施例提出一种半导体元件封装结构。该封装结构包含具有有源表面的一芯片。该封装结构更包含部分包覆该芯片且具有上表面的一封装胶体。该封装结构更包含一重布线路层，包括至少一导电层与至少一介电层。该重布线路层部分形成于该有源表面与部分形成于该封装胶体的下表面。该封装结构更包含多个导电柱位于该封装胶体内并电连接至该重布线路层。该封装结构更包含位于该封装胶体上表面的多个凹陷。该些凹陷的位置对应于该些导电柱的位置。该封装结构更包含多个内连线图案电连接至该些导电柱。该些内连线图案中的至少一个延伸至该些凹陷中的至少一个。

本发明的另一实施例提出一种半导体元件封装结构。该封装结构包含具有有源表面的一芯片。该封装结构更包含部分包覆该芯片且具有上表面的一封装胶体。该封装结构更包含一重布线路层，包括至少一导电层与至少一介电层。该重布线路层部分形成于该有源表面与部分形成于该封装胶体的下表面。该封装结构更包含多个导电柱位于该封装胶体内并电连接至该重布线路层。该封装结构更包含位于该封装胶体上表面的多个凹陷。该些凹陷的位置对应于该些导电柱的位置，且暴露出至少该些导电柱的上表面的至少一部分。该封装胶体叠盖住该些导电柱的上表面的边缘。

本发明的另一实施例提出一种半导体元件封装结构制造方法。该方法包含形成多个导电柱位于一牺牲层上。该方法更包括安置至少一芯片于该牺牲层上。。该方法更包括形成一封装胶体于该牺牲层上，包覆该至少芯片并至少部分包覆该些导电柱。该方法更包括形成多个凹陷于该封装胶体中邻近该些导电柱的上表面。该方法更包括形成多个内连线图案于该封装胶体与该些导电柱上，该些内连线图案至少部分填入该封装胶体内的该些凹陷。。该方法更包括移除该牺牲层。该方法更包括形成一重布线路层于该芯片、该些导电柱与该封装胶体上。该重布线路层包括至少一导电层与至少一介电层。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是本发明的一实施例的一种晶片级封装结构剖面示意图；

图2A是本发明的一实施例的一种堆叠封装结构剖面示意图；

图2B是本发明的另一实施例的一种堆叠封装结构剖面示意图；

图3A-图3H是本发明的一实施例的一种堆叠晶片级封装结构制造方法的剖面示意图；

图4A-图4G是本发明的另一实施例的一种堆叠晶片级封装结构制造方法的剖面示意图；

图5A-图5G是本发明的另一实施例的一种堆叠晶片级封装结构制造方法的剖面示意图；

图6A-图6F是本发明的又一实施例的一种堆叠晶片级封装结构制造方法的剖面示意图；

图7A-图7E是本发明的又一实施例的一种堆叠晶片级封装结构制造方法的剖面示意图。

主要元件符号说明

10、22、24、26：封装结构