[发明专利]延迟元件及数字控制振荡器

说明书

技术领域

本发明是有关于一种电子装置，且特别是有关于一种延迟元件及数字控制振荡器。

背景技术

常见的数字锁相回路包含相位频率检测器(phase frequency detector，PFD)、控制元件(controller)、数字控制振荡器(digitally controlled oscillator)以及除频器(divider)，其中数字控制振荡器利用其延迟元件的传递路径与反相元件构成回授路径，而产生振荡频率。

传统延迟元件可利用如反相器(inverter)、与门(AND gate)或迟滞元件(hysteresis element)的信号延迟特性，并透过多级内部元件的串接，以产生所需的延迟时间与振荡频率。当有较宽的频率调整范围的需求时，必须增加延迟元件中内部元件的串接级数，以得到各种不同延迟时间的信号输出。

然而，延迟元件在多级内部元件串接(例如：反相器的串接)之下，却可能占用了数字锁相回路中相当大的功率消耗，而不利于实际上的应用。因此，延迟元件仍具有上述功率消耗以及延迟时间之间的问题尚待克服。

发明内容

本揭示内容为揭露一种延迟元件及数字控制振荡器，使得在低功率消秏的状态下，可增加信号传递延迟的时间。

本揭示内容的一方面在于提供一种延迟元件，包含第一反相晶体管对、第二反相晶体管对以及数个延迟单元。第一反相晶体管对用以接收输入信号。第二反相晶体管对交错耦接第一反相晶体管对，并由第一反相晶体管对交错控制。上述延迟单元分别迭接于第一反相晶体管对之间以及第二反相晶体管对之间，用以提供连续的数个信号传递延迟，其中输入信号经由第一反相晶体管对、第二反相晶体管对与延迟单元依序操作而延迟预设时间，以产生相对应预设时间的输出信号。

依据本揭示内容的一实施例，上述第一反向晶体管对包含第一晶体管以及第二晶体管。第一晶体管具有栅极、漏极以及源极。第一晶体管的栅极电性耦接输入端，第一晶体管的源极电性耦接相对高电平电压。第二晶体管具有栅极、漏极以及源极。第二晶体管的栅极电性耦接输入端，第二晶体管的源极电性耦接相对低电平电压。上述第一晶体管为P型晶体管，第二晶体管为N型晶体管。

依据本揭示内容的一实施例，上述第二反向晶体管对包含第三晶体管以及第四晶体管。第三晶体管具有栅极、漏极以及源极。第三晶体管的栅极电性耦接第二晶体管的漏极，第三晶体管的源极电性耦接相对高电平电压。第四晶体管具有栅极、漏极以及源极。第四晶体管的栅极电性耦接第一晶体管的漏极，第四晶体管的源极电性耦接相对低电平电压。上述第三晶体管为P型晶体管，第四晶体管为N型晶体管。

依据本揭示内容的一实施例，上述延迟单元包含第一迭接晶体管对以及第二迭接晶体管对。第一迭接晶体管对迭接于第一反向晶体管对的第一晶体管以及第二晶体管之间，且第一迭接晶体管对交错耦接第二反向晶体管对，并由第二反向晶体管对交错控制。第二迭接晶体管对迭接于第二反向晶体管对的第三晶体管以及第四晶体管之间，且第二迭接晶体管对电性耦接第一迭接晶体管对以及输出端，并由第一迭接晶体管对控制。

依据本揭示内容的一实施例，上述第一迭接晶体管对包含第五晶体管以及第六晶体管。第五晶体管具有栅极、漏极以及源极。第五晶体管的栅极电性耦接第四晶体管的漏极，第五晶体管的源极电性耦接第一晶体管的漏极以及第四晶体管的栅极。第六晶体管具有栅极、漏极以及源极。第六晶体管的栅极电性耦接第三晶体管的漏极，第六晶体管的漏极电性耦接第五晶体管的漏极，第六晶体管的源极电性耦接第二晶体管的漏极以及第三晶体管的栅极。上述第五晶体管为P型晶体管，第六晶体管为N型晶体管。

依据本揭示内容的一实施例，上述第二迭接晶体管对包含第七晶体管以及第八晶体管。第七晶体管具有栅极、漏极以及源极。第七晶体管的栅极电性耦接第五晶体管以及第六晶体管的漏极，第七晶体管的漏极电性耦接输出端，第七晶体管的源极电性耦接第三晶体管的漏极以及第六晶体管的栅极。第八晶体管具有栅极、漏极以及源极。第八晶体管的栅极电性耦接第七晶体管的栅极、第五晶体管的漏极以及第六晶体管的漏极，第八晶体管的漏极电性耦接第七晶体管的漏极以及输出端，第八晶体管源极电性耦接第四晶体管的漏极以及第五晶体管的栅极。上述第七晶体管为P型晶体管，第八晶体管为N型晶体管。

依据本揭示内容的一实施例，上述延迟元件更包含旁路单元，其并联耦接迭接晶体管对。透过切换旁路单元至导通状态，以排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。