[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种局部外延高迁移率材料膜作为沟道的半导体器件及其制造方法。

背景技术

随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别是载流子迁移率等等，如下表1所示。

表1

由表1可见，在上述这些可能的衬底材料中，Ge具有最高的空穴迁移率以及较高的电子迁移率，使用Ge作为半导体器件的衬底尤其是沟道区将大大增强载流子迁移率，因而能制造更快的大规模集成电路(LSIC)。

此外，由表1可见，Ge还具有与Si材料相近的晶格常数，因此Ge能较容易地集成在半导体工艺中常用的Si衬底上，使得无需对于工艺做出很大改进就能制造性能更佳的半导体器件，提升了性能的同时还降低了成本。

然而在现有技术中，沟道区为Ge或其他非Si材质的MOSFET均是在Si衬底上有源区中沉积大面积的高迁移率材料或者完全采用高迁移率材料做衬底，也即高迁移率材料不仅用于沟道区而且也同时用于源漏区。实际上，仅提高沟道区载流子迁移率足以提高器件响应速度，源漏区也采用非Si材料将不必要地造成工艺成本上升。此外，Ge等高迁移率材料的电阻率比Si高，使得源漏串联寄生电阻增大，一定程度上抑制了器件性能提高，而传统的金属硅化物用作源漏接触的工艺也难以应用于这些非Si的高迁移率材料形成的源漏。

总而言之，当前的Si沟道的半导体器件性能较低可靠性较差，需要进一步提高沟道区载流子迁移率以提高半导体器件电学性能和可靠性，同时还需要节省工序、降低成本。

发明内容

因此，本发明的目的在于进一步提高沟道区载流子迁移率以提高半导体器件电学性能和可靠性，同时还节省工序、降低成本。

本发明提供了一种半导体器件，包括：衬底、衬底中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙、衬底中沟道层两侧的源漏区，其特征在于：沟道层的载流子迁移率高于衬底的载流子迁移率。

其中，沟道层包括缓冲层、主沟道层以及盖层，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括Si_xGe_1-x(0＜x＜1)。

其中，栅极堆叠结构包括栅极衬垫层、栅极绝缘层以及栅极导电层。其中，栅极衬垫层包括氧化硅，厚度为1nm；栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm；栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。

其中，源漏区包括源漏扩展区和源漏重掺杂区。

其中，源漏区上和栅极侧墙上具有应力层，应力层上具有ILD，ILD和栅极堆叠结构上具有硬掩模层。其中，应力层和/或栅极侧墙包括SiN、DLC；应力层厚度为10～20nm。其中，源漏区上具有金属硅化物，阻挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、ILD以及应力层与金属硅化物接触。其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。

本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成伪栅极堆叠结构；在伪栅极堆叠结构两侧的衬底中形成源漏区，并在伪栅极堆叠结构两侧的衬底上形成栅极侧墙；去除伪栅极堆叠结构，直至露出衬底，形成栅极沟槽；刻蚀栅极沟槽中露出的衬底，形成沟道区沟槽；在沟道区沟槽中外延生长沟道层，其中沟道层的载流子迁移率大于衬底的载流子迁移率；在栅极沟槽中沉积形成栅极堆叠结构。

其中，形成伪栅极堆叠结构的步骤包括：在衬底上依次沉积衬垫层和伪栅极层，刻蚀形成伪栅极堆叠结构，衬垫层包括氧化硅、氮氧化硅，伪栅极层包括多晶硅、非晶硅、微晶硅。

其中，形成源漏区和形成栅极侧墙的步骤包括：以伪栅极堆叠结构为掩模，进行第一次源漏离子注入，形成源漏扩展区；在伪栅极堆叠结构两侧形成栅极侧墙；以栅极侧墙为掩模，进行第二次源漏离子注入，形成源漏重掺杂区。