[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：衬底、衬底中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙、衬底中沟道层两侧的源漏区，其特征在于：沟道层的载流子迁移率高于衬底的载流子迁移率。

2.如权利要求1的半导体器件，其中，沟道层包括缓冲层、主沟道层以及盖层，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。

3.如权利要求2的半导体器件，其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括Si_xGe_1-x(0＜x＜1)。

4.如权利要求1的半导体器件，其中，栅极堆叠结构包括栅极衬垫层、栅极绝缘层以及栅极导电层。

5.如权利要求4的半导体器件，其中，栅极衬垫层包括氧化硅，厚度为1nm；栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm；栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。

6.如权利要求1的半导体器件，其中，源漏区包括源漏扩展区和源漏重掺杂区。

7.如权利要求1的半导体器件，其中，源漏区上和栅极侧墙上具有应力层，应力层上具有ILD，ILD和栅极堆叠结构上具有硬掩模层。

8.如权利要求7的半导体器件，其中，应力层和/或栅极侧墙包括SiN、DLC；应力层厚度为10～20nm。

9.如权利要求7的半导体器件，其中，源漏区上具有金属硅化物，阻挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、ILD以及应力层与金属硅化物接触。

10.如权利要求9的半导体器件，其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。

11.一种半导体器件的制造方法，包括：

在衬底上形成伪栅极堆叠结构；

在伪栅极堆叠结构两侧的衬底中形成源漏区，并在伪栅极堆叠结构两侧的衬底上形成栅极侧墙；

去除伪栅极堆叠结构，直至露出衬底，形成栅极沟槽；

刻蚀栅极沟槽中露出的衬底，形成沟道区沟槽；

在沟道区沟槽中外延生长沟道层，其中沟道层的载流子迁移率大于衬底的载流子迁移率；

在栅极沟槽中沉积形成栅极堆叠结构。

12.如权利要求11的半导体器件的制造方法，其中，形成伪栅极堆叠结构的步骤包括：在衬底上依次沉积衬垫层和伪栅极层，刻蚀形成伪栅极堆叠结构，衬垫层包括氧化硅、氮氧化硅，伪栅极层包括多晶硅、非晶硅、微晶硅。

13.如权利要求11的半导体器件的制造方法，其中，形成源漏区和形成栅极侧墙的步骤包括：以伪栅极堆叠结构为掩模，进行第一次源漏离子注入，形成源漏扩展区；在伪栅极堆叠结构两侧形成栅极侧墙；以栅极侧墙为掩模，进行第二次源漏离子注入，形成源漏重掺杂区。

14.如权利要求11的半导体器件的制造方法，其中，形成栅极侧墙之后、去除伪栅极堆叠结构之前，还包括：在源漏区、栅极侧墙以及伪栅极堆叠结构上沉积形成应力层，应力层包括SiN、DLC，厚度为10～20nm；在应力层上沉积形成ILD，ILD包括氧化硅、氮氧化硅、PSG、低k材料。

15.如权利要求11的半导体器件的制造方法，其中，去除伪栅极堆叠结构的步骤包括：采用包含TMAH的湿法刻蚀液去除伪栅极堆叠结构。

16.如权利要求11的半导体器件的制造方法，其中，外延生长沟道层的步骤包括：在沟道区沟槽中采用UHVCVD、MBE、RPCVD、MOCVD的方法依次沉积缓冲层、主沟道层以及盖层，其中，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。

17.如权利要求16的半导体器件的制造方法，其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括Si_xGe_1-x(0＜x＜1)。