[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，包括：

行选择信号发生单元，所述行选择信号发生单元被配置为响应于激活脉冲信号而输出行地址作为多个行选择信号；

列控制单元，所述列控制单元被配置为基于页尺寸控制信号而选择性地指定并输出列地址的第一或第二列地址比特信号作为比特组织控制信号；

列选择信号发生单元，所述列选择信号发生单元被配置为响应于列脉冲信号而输出所述列地址作为多个列选择信号，并输出所述比特组织控制信号作为选项列选择信号；

页尺寸控制单元，所述页尺寸控制单元被配置为基于所述页尺寸控制信号而产生第一和第二块使能信号，所述第一和第二块使能信号具有与所述多个行选择信号中的一个或所述多个列选择信号中的一个相对应的电平；

第一页块，所述第一页块被配置为响应于所述第一块使能信号而将由所述多个行选择信号所选中的多个第一存储器单元使能，并通过所述多个列选择信号和所述选项列选择信号来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取；以及

第二页块，所述第二页块被配置为响应于所述第二块使能信号而将由所述多个行选择信号所选中的多个第二存储器单元使能，并通过所述多个列选择信号和所述选项列选择信号来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。

2.如权利要求1所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与所述行地址的最高有效行地址比特信号相对应的行选择信号。

3.如权利要求1所述的半导体存储装置，其中，所述多个列选择信号中的所述一个包括与所述列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。

4.如权利要求1所述的半导体存储装置，其中，由所述列选择信号发生单元输出的所述列地址不包括最高有效列地址比特信号。

5.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第一电平时产生具有与所述多个列选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。

6.如权利要求5所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第二电平时产生具有与所述多个行选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。

7.如权利要求6所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与所述行地址的最高有效行地址比特信号相对应的行选择信号，所述多个列选择信号中的所述一个包括与所述列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。

8.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制单元包括：

第一逻辑部，所述第一逻辑部被配置为响应于所述激活脉冲信号而选择性地输出所述多个行选择信号中的所述一个；

第二逻辑部，所述第二逻辑部被配置为响应于所述列脉冲信号而选择性地输出从所述第一逻辑部输出的信号；以及

第三逻辑部，所述第三逻辑部被配置为响应于所述页尺寸控制信号而选择性地将由所述第二逻辑部所输出的信号或所述多个列选择信号中的所述一个输出作为所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。

9.如权利要求1所述的半导体存储装置，其中，所述列控制单元包括逻辑单元，所述逻辑单元被配置为将所述页尺寸控制信号、所述第一列地址比特信号和所述第二列地址比特信号进行逻辑组合，并输出组合的信号作为所述比特组织控制信号。

10.如权利要求1所述的半导体存储装置，还包括：

行/列地址输入单元，所述行/列地址输入单元被配置为在时钟信号的控制下缓冲并储存外部行地址和外部列地址，并输出所储存的信号作为所述行地址和所述列地址；

存储体地址输入单元，所述存储体地址输入单元被配置为根据所述时钟信号的控制而缓冲并储存外部存储体地址，并输出所储存的信号作为存储体地址；

命令输入单元，所述命令输入单元被配置为在所述时钟信号的控制下缓冲并储存多个外部命令信号，并输出所储存的信号作为多个命令信号；以及

内部命令发生单元，所述内部命令发生单元被配置为将所述多个命令信号译码，并输出译码的信号作为内部命令。