[发明专利]半导体装置

说明书

本申请基于并主张2011年3月25日在日本申请的No.2011-67475的优先权，这里引入参考其全部内容。

技术领域

本发明记载的实施方式涉及一种半导体装置。

背景技术

作为减小功率MOSFET的导通电阻的技术，公知的有沟槽MOS结构的MOSFET。该沟槽MOS结构的MOSFET在成为沟道区域的半导体层上以规定的间隔具有多个沟槽。在该沟槽的内壁上形成有成为栅极绝缘膜的绝缘膜，隔着该绝缘膜在沟槽内埋入成为栅极电极的导电膜。通过将该沟槽的宽度或沟槽间的半导体层的宽度进行微细化，能够提高元件内部的沟道密度。

公知的有使用这种沟槽MOS结构，构成肖特基势垒二极管(SBD)的结构。另外，作为其它的结构，公知有MPS(Merge PIN Schottky，合并PIN肖特基)结构，这种结构成为替代沟槽MOS而使用了P型扩散层的结构。使用了上述沟槽MOS结构的SBD以比MPS结构更低的外延电阻率得到耐压，所以具有正向电压下降小的优点。另外，在逆向偏置时，耗尽层在沟槽间扩展，由此能够承受逆向偏置电压。

但是，存在以下问题，即，使用了沟槽MOS结构的肖特基二极管在正向偏置时的导通电阻小，而施加逆向偏置时的泄漏电流大。通过减小沟槽间的间隔，能够抑制泄漏电流，但该情况下，存在在正向偏置时正向电压增大、导通电阻也增大的问题。

为此，期望一种肖特基势垒二极管，其能够将正向偏置时的导通电阻维持在较小的值，另一方面能够抑制逆向偏置时的泄漏电流的增大。

发明内容

本发明的实施方式提供一种抑制了泄漏电流的半导体装置。

其中，—种实施方式的半导体装置具有：阴极电极、第一导电型的半导体基板、第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体基板，其与阴极电极电连接，并且具有第一杂质浓度。半导体层，形成于半导体基板上，并且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，其以从半导体层的上表面向下方延伸的方式形成于半导体层中；绝缘层，其沿第一沟槽的内壁形成；导电层，其以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方一直延伸到第一位置；第一一半导体扩散层，其从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，并且具有比第二杂质浓度小的第三杂质浓度；阳极电极，其形成于第一半导体扩散层及导电层的上表面，且与第一半导体扩散层进行了肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。

根据本发明，能够提供抑制了泄漏电流的半导体装置。

附图说明

图1是第一实施方式的半导体装置的剖面图；

图2A是表示第一实施方式的半导体装置的制造工序的剖面图；

图2B是表示第一实施方式的半导体装置的制造工序的剖面图；

图3A是表示第一实施方式的半导体装置的制造工序的剖面图；

图3B是表示第一实施方式的半导体装置的制造工序的剖面图；

图4是第二实施方式的半导体装置的剖面图；

图5是表示第二实施方式的半导体装置的制造工序的剖面图；

图6A是表示第二实施方式的半导体装置的制造工序的剖面图；

图6B是表示第二实施方式的半导体装置的制造工序的剖面图；

图7A是表示第二实施方式的半导体装置的制造工序的剖面图；

图7B是表示第二实施方式的半导体装置的制造工序的剖面图；

图8是第三实施方式的半导体装置的剖面图；

图9是第四实施方式的半导体装置的剖面图；

图10是第五实施方式的半导体装置的剖面图；

图11是第六实施方式的半导体装置的剖面图；

图12是第七实施方式的半导体装置的剖面图。

具体实施方式

以下，参照附图对实施方式的半导体装置进行说明。

[第一实施方式]

[构成]

首先，参照图1，说明第一实施方式的半导体装置的层叠结构。图1是第一实施方式的半导体装置的剖面图。如图1所示，第一实施方式的半导体装置，作为一例具有沟槽MOS结构的MOSFET、及使用了上述的沟槽MOS结构的肖特基势垒二极管SBD。另外，本实施方式虽然具有MOSFET、及肖特基势垒二极管SBD，但只具有肖特基势垒二极管SBD的半导体装置也能够应用本实施方式。